TW201711041A - 電壓產生電路及半導體記憶裝置 - Google Patents

電壓產生電路及半導體記憶裝置 Download PDF

Info

Publication number
TW201711041A
TW201711041A TW105107394A TW105107394A TW201711041A TW 201711041 A TW201711041 A TW 201711041A TW 105107394 A TW105107394 A TW 105107394A TW 105107394 A TW105107394 A TW 105107394A TW 201711041 A TW201711041 A TW 201711041A
Authority
TW
Taiwan
Prior art keywords
voltage
circuit
transistor
external power
pmos transistor
Prior art date
Application number
TW105107394A
Other languages
English (en)
Other versions
TWI616879B (zh
Inventor
武者淳二
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201711041A publication Critical patent/TW201711041A/zh
Application granted granted Critical
Publication of TWI616879B publication Critical patent/TWI616879B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Read Only Memory (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本發明之實施形態提供一種能夠根據外部電源之變動而變更升壓電路之動作數、且能夠削減峰值電流及消耗電力之電壓產生電路及半導體記憶裝置。 實施形態之電壓產生電路具備：調整電路，其調整外部電源VCC而輸出電壓VSUP；pMOS電晶體QP1，其根據控制電壓VRE2而將電壓VSUP傳送或遮斷；升壓電路CP1，其使電壓VSUP升壓；pMOS電晶體QP2，其根據控制電壓VRE2而將外部電源VCC傳送或遮斷；升壓電路CP2，其使外部電源VCC升壓；以及調節器RE2，其比較自升壓電路CP1、CP2輸出之輸出電壓VOUT與參照電壓VREF2，並輸出與比較結果相應之控制電壓VRE2。

Description

電壓產生電路及半導體記憶裝置
[相關申請]
本案享有以日本專利申請2015-180095號(申請日：2015年9月11日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
實施形態係關於一種具備具有升壓電路之電壓產生電路之半導體記憶裝置。
例如，NAND型快閃記憶體等半導體記憶裝置為進行資料之寫入、抹除及讀出動作而需要高於自外部電源供給之電源電壓的電壓。因此，半導體記憶裝置具備使電源電壓升壓之電壓產生電路。
本發明之實施形態提供一種能夠削減峰值電流及消耗電力之電壓產生電路及半導體記憶裝置。
實施形態之電壓產生電路包含：第1調整電路，其調整第1電壓而輸出第2電壓；第1電晶體，其根據第1控制電壓而將上述第2電壓傳送或遮斷；第1升壓電路，其使上述第2電壓升壓；第2電晶體，其根據上述第1控制電壓，將上述第1電壓傳送或遮斷；第2升壓電路，其使上述第1電壓升壓；及第2調整電路，其比較自上述第1及第2升壓電路輸出之輸出電壓與第1參照電壓，並輸出與比較結果相應之上述第1控制電壓。
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
120‧‧‧周邊電路
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧NAND串
120‧‧‧周邊電路
121‧‧‧定序器
122‧‧‧電壓產生電路
123‧‧‧暫存器
124‧‧‧驅動器
BL0、BL1、．．．、BLn‧‧‧位元線
BLK0、BLK1、．．．‧‧‧區塊
CP1、CP2、CP3‧‧‧升壓電路
MC0、MC1、．．．、MC15‧‧‧記憶胞電晶體
QN1‧‧‧空乏型之n通道MOS場效電晶體
QP1、QP2、QP3‧‧‧p通道MOS場效電晶體
RE1、RE2‧‧‧調節器(或誤差放大器)
SGD0、SGD1‧‧‧選擇閘極線
SGS0、SGS1‧‧‧選擇閘極線
SL‧‧‧源極線
ST1、ST2‧‧‧選擇電晶體
WL0~WL15‧‧‧字元線
圖1係表示第1實施形態之半導體記憶裝置之全體構成之圖。
圖2係表示第1實施形態之電壓產生電路之構成之圖。
圖3係表示第1實施形態之升壓電路之構成之圖。
圖4(a)及(b)係表示第1實施形態之電壓產生電路之動作之圖。
圖5(a)及(b)係表示第1實施形態之電壓產生電路之動作之圖。
圖6係表示第1實施形態之電壓產生電路之動作之圖。
圖7係表示第1實施形態之變化例中之電壓產生電路之構成之圖。
圖8係表示第1實施形態之電壓產生電路之峰值電流削減效果之圖。
圖9係表示上述峰值電流削減效果顯著表現之時序之圖。
圖10係表示第2實施形態之電壓產生電路之構成之圖。
圖11係表示第2實施形態之電壓產生電路之動作之圖。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素附加共通之參照符號。此處，作為具備電壓產生電路之半導體記憶裝置，係列舉將記憶胞電晶體在半導體基板上二維配置而成之平面型NAND型快閃記憶體為例進行說明。
[1]第1實施形態
對第1實施形態之具備電壓產生電路之半導體記憶裝置進行說明。
[1-1]半導體記憶裝置之全體構成
使用圖1對第1實施形態之半導體記憶裝置之全體構成進行說明。
如圖所示，NAND型快閃記憶體100具備核心部110及周邊電路120。
核心部110具備記憶胞陣列111、列解碼器112、及感測放大器113。
記憶胞陣列111具備作為複數個非揮發性記憶胞電晶體之集合之複數個區塊BLK0、BLK1、．．．。以下，於表述區塊BLK之情形時，係表示區塊BLK0、BLK1、．．．之各者。1個區塊BLK內之資料係例如統括地被抹除。再者，資料之抹除範圍並不限定於1個區塊BLK，可將複數個區塊統括地抹除，亦可將1個區塊BLK內之一部分之區域統括地抹除。
又，關於資料之抹除例如記載於“非揮發性半導體記憶裝置”之2010年1月27日申請之美國專利申請12/694,690號。又，記載於“非揮發性半導體記憶裝置”之2011年9月18日申請之美國專利申請13/235,389號。該等專利申請之全部內容以參照之方式援用於本案說明書。
區塊BLK具備由記憶胞電晶體串列連接之複數個NAND串114。記憶胞電晶體係於半導體基板上二維地排列。再者，1個區塊所含之NAND串114之數為任意。
NAND串114之各者包含例如16個記憶胞電晶體MC0、MC1、．．．、MC15、及選擇電晶體ST1、ST2。以下，於表述記憶胞電晶體MC之情形時，係表示記憶胞電晶體MC0~MC15之各者。
記憶胞電晶體MC具備包含控制閘極及電荷儲存層之積層閘極，非揮發地保持資料。再者，記憶胞電晶體MC可為電荷儲存層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型，亦可為電荷儲存層使用導電膜之FG(Floating Gate)型。進而，記憶胞電晶體MC之個數並不限於16個，亦可為8個或32個、64個、128個等，其個數並無限 定。
記憶胞電晶體MC0~MC15係使其源極或汲極串列連接。該串列連接之一端側之記憶胞電晶體MT0之汲極係連接於選擇電晶體ST1之源極，另一端側之記憶胞電晶體MT15之源極係連接於選擇電晶體ST2之汲極。
位於區塊BLK內之選擇電晶體ST1之閘極係共通連接於同一選擇閘極線。於圖1之例中，位於區塊BLK0之選擇電晶體ST1之閘極係共通連接於選擇閘極線SGD0，位於區塊BLK1之未圖示之選擇電晶體ST1之閘極係共通連接於選擇閘極線SGD1。同樣地，位於區塊BLK0之選擇電晶體ST2之閘極係共通連接於選擇閘極線SGS0，位於區塊BLK1之未圖示之選擇電晶體ST2之閘極係共通連接於選擇閘極線SGS1。以下，於表述選擇閘極線SGD之情形時，係表示選擇閘極線SGD0、SGD1、．．．之各者，於表述選擇閘極線SGS之情形時，係表示選擇閘極線SGS0、SGS1、．．．之各者。
又，區塊BLK內之各NAND串114之記憶胞電晶體MC之控制閘極分別共通連接於字元線WL0~WL15。即、各NAND串114之記憶胞電晶體MC0之控制閘極係共通連接於字元線WL0。同樣地，記憶胞電晶體MC1~MC15之控制閘極之各者係共通連接於字元線WL1~WL15之各者。
又，記憶胞陣列111內呈矩陣狀配置之NAND串114之中，位於同一行之NAND串114之選擇電晶體ST1之汲極分別共通連接於位元線BL0、BL1、．．．、BLn(n為0以上之自然數)。即，位元線BL0~BLn之各者係於複數個區塊BLK間共通地連接於NAND串114。以下，於表述位元線BL之情形時，係表示位元線BL0、BL1、．．．、BLn之各者。
又，位於區塊BLK內之選擇電晶體ST2之源極係共通連接於源極 線SL。即，源極線SL係於例如複數個區塊BLK間共通連接於NAND串114。
列解碼器112於例如資料之寫入、及讀出時對區塊BLK之位址或頁之位址進行解碼，選擇與成為寫入及讀出之對象之頁對應的字元線。列解碼器112還對選擇字元線WL、非選擇字元線WL、選擇閘極線SGD、及SGS施加適切之電壓。
感測放大器113於資料之讀出時對自記憶胞電晶體MC讀出至位元線BL之資料進行感測及放大。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體MC。
周邊電路120具備定序器121、電壓產生電路122、暫存器123、及驅動器124。
定序器121控制NAND型快閃記憶體100全體之動作。
電壓產生電路122產生資料之寫入、讀出、及抹除所需之電壓，並供給至驅動器124。電壓產生電路122具備複數個升壓電路。關於電壓產生電路122將於下文詳細敍述。
驅動器124將資料之寫入、讀出、及抹除所需之電壓供給至列解碼器112、感測放大器113、及源極線SL。列解碼器112及感測放大器113將自驅動器124供給之電壓傳送至記憶胞電晶體MC。
暫存器123保持各種信號。例如，保持資料之寫入或抹除動作之狀態，並據此向例如外部之控制器通知動作是否正常結束。又，暫存器123亦能夠保持各種表。
又，於上述說明中，列舉將記憶胞電晶體在半導體基板上二維配置而成之平面型NAND型快閃記憶體為例進行說明，但本實施形態亦可應用於將記憶胞電晶體在半導體基板上三維配置而成之三維積層型之非揮發性半導體記憶體。
關於三維積層型之非揮發性半導體記憶體之記憶胞陣列之構 成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請12/406,524號、“非揮發性半導體記憶裝置”之2011年9月22日申請之美國專利申請13/816,799號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請12/532,030號。該等專利申請之全部內容以參照之方式援用於本案說明書。
[1-2]電壓產生電路
其次，對NAND型快閃記憶體100具備之電壓產生電路122之構成進行說明。
[1-2-1]電路構成
使用圖2對電壓產生電路122之電路構成進行說明。
電壓產生電路122具有調節器(或誤差放大器)RE1、RE2、升壓電路CP1、CP2、n通道MOS場效電晶體(以下稱為nMOS電晶體)QN1、p通道MOS場效電晶體(以下稱為pMOS電晶體)QP1、QP2、及電阻R1、R2。再者，nMOS電晶體QN1為空乏型之電晶體。
電壓產生電路122所包含之上述電路元件之連接係以如下方式進行。
於nMOS電晶體QN1之汲極被供給外部電源VCC。nMOS電晶體QN1之源極連接於pMOS電晶體QP1之源極。進而，nMOS電晶體QN1之源極經由電阻R1而連接於調節器RE1之非反轉輸入端子(+)。於調節器RE1之反轉輸入端子(-)被供給參照電壓VREF1。調節器RE1之輸出端子連接於nMOS電晶體QN1之閘極。pMOS電晶體QP1之汲極連接於升壓電路CP1。
又，於pMOS電晶體QP2之源極被供給外部電源VCC。pMOS電晶體QP2之汲極連接於升壓電路CP2。
升壓電路CP1、CP2之輸出部經由電阻R2而連接於調節器RE2之非反轉輸入端子(+)。於調節器RE2之反轉輸入端子(-)被供給參照電壓VREF2。調節器RE2之輸出端子連接於pMOS電晶體QP1之閘極及pMOS電晶體QP2之閘極。
其次，使用圖3對升壓電路CP1、CP2之電路構成進行說明。
升壓電路CP1(或CP2)具有nMOS電晶體QN11、QN12、．．．、QN16、電容器C1、C2、．．．、C4、及緩衝器BU1、BU2。於緩衝器BU1、BU2之電源端子被供給電壓VSUP1(或VSUP2)。於緩衝器BU1之輸入端子被供給時鐘信號CLK，於緩衝器BU2之輸入端子被供給時鐘信號CLKn。於電容器C3之一端被供給時鐘信號CLKg，於電容器C4之一端被供給時鐘信號CLKgn。
若升壓電路CP1之輸入部被供給電壓VSUP1，則升壓電路CP1將電壓VSUP1升壓至2倍之電壓，並輸出電壓VOUT1(=VSUP1×2)。又，若升壓電路CP2之輸入部被供給電壓VSUP2，則升壓電路CP2將電壓VSUP2升壓至2倍之電壓，並輸出電壓VOUT2(=VSUP2×2)。
[1-2-2]動作
使用圖2、圖4、圖5及圖6，對電壓產生電路122之動作進行說明。
以下，作為動作例而敍述外部電源VCC為2.5V之情形、及外部電源VCC為3.7V之情形。此處，假定pMOS電晶體QP1、QP2之閾值電壓為0.7V。
(1)外部電源VCC為2.5V之情形
外部電源VCC(2.5V)被輸入至pMOS電晶體QP2之源極。pMOS電晶體QP2根據供給至閘極之控制電壓VRE2，於斷開狀態及導通狀態之間移行，並根據其狀態而自汲極向升壓電路CP2供給外部電源VCC。pMOS電晶體QP2於控制電壓VRE2為“VCC-Vth”(1.8V)以下 時變成導通狀態，於高於1.8V時變成斷開狀態。關於控制電壓VRE2之輸出動作將於下文敍述。
此處，如圖4(b)所示，例如控制電壓VRE2為1.8V，故而pMOS電晶體QP2為導通狀態。因此，pMOS電晶體QP2將輸入至源極之外部電源VCC供給至升壓電路CP2。將供給至該升壓電路CP2之電壓表述為電壓VSUP2。升壓電路CP2使電壓VSUP2升壓後輸出電壓VOUT2。
又，外部電源VCC(2.5V)被輸入至空乏型之nMOS電晶體QN1之汲極。於是，由於nMOS電晶體QN1為導通狀態，故而對nMOS電晶體QN1之源極傳送2.5V。將該源極之電壓表述為電壓VSUP。
電壓VSUP(2.5V)經由電阻R1輸入至調節器RE1之非反轉輸入端子(+)。將輸入至該非反轉輸入端子(+)之電壓表述為監控電壓VSUP_MON。於調節器RE1之反轉輸入端子(-)輸入有參照電壓VREF1。
調節器RE1比較監控電壓VSUP_MON及參照電壓VREF1，並輸出與其比較結果相應之控制電壓VRE1。即，調節器RE1取監控電壓VSUP_MON與參照電壓VREF1之差，並根據該差量以電壓VSUP變成固定之電壓(此處例如為2.7V)之方式調整控制電壓VRE1。但，當外部電源VCC低於2.7V時，電壓VSUP變成與外部電壓VCC相同之電壓。此處，由於外部電源VCC為2.5V，故而電壓VSUP變成與外部電壓VCC相同的2.5V。又，於外部電源VCC之容許電壓之下限值VCCmin與電壓VSUP之間，成立“VSUP>VCCmin”。
電壓VSUP(2.5V)被輸入至pMOS電晶體QP1之源極。pMOS電晶體QP1根據供給至閘極之控制電壓VRE2，於斷開狀態與導通狀態之間移行，並根據其狀態自汲極向升壓電路CP1供給電壓VSUP。pMOS電晶體QP1於控制電壓VRE2為“VSUP-Vth”(1.8V)以下時變成導通狀態，於高於1.8V時變成斷開狀態。
此處，如圖4(a)所示，由於控制電壓VRE2為1.8V，故而pMOS電晶體QP1變成導通狀態。因此，pMOS電晶體QP1將輸入至源極之電壓VSUP供給至升壓電路CP1。將供給至該升壓電路CP1之電壓表述為電壓VSUP1。升壓電路CP1使電壓VSUP1升壓後輸出電壓VOUT1。
將2個電壓VOUT1與VOUT2相加，變成輸出電壓VOUT。該輸出電壓VOUT經由電阻R2被輸入至調節器RE2之非反轉輸入端子(+)。將輸入至該非反轉輸入端子(+)之電壓表述為監控電壓VOUT_MON。於調節器RE2之反轉輸入端子(-)輸入有參照電壓VREF2。調節器RE2取監控電壓VOUT_MON與參照電壓VREF2之差，並根據該差量以輸出電壓VOUT變成固定電壓之方式調整控制電壓VRE2。藉此，輸出電壓VOUT被控制為所需之固定電壓。
如此，於外部電源VCC為2.5V之情形時，pMOS電晶體QP1、QP2均變成導通狀態，對升壓電路CP1、CP2均供給2.5V。因此，如圖6所示，升壓電路CP1、CP2均作動，使電壓VSUP1、VSUP2分別升壓。藉此，使輸出電壓VOUT升壓至所需之固定電壓為止。
經升壓之輸出電壓於例如資料之寫入、抹除及讀出之任一動作時被供給至連接於記憶胞MC之字元線WL。
(2)外部電源VCC為3.7V之情形
外部電源VCC(3.7V)被輸入至pMOS電晶體QP2之源極。如圖5(b)所示，由於例如供給至閘極之控制電壓VRE2為3.0V，故而pMOS電晶體QP2為導通狀態。因此，pMOS電晶體QP2將輸入至源極之外部電源VCC作為電壓VSUP2而供給至升壓電路CP2。升壓電路CP2使電壓VSUP2升壓後輸出電壓VOUT2。
又，外部電源VCC(3.7V)被輸入至空乏型之nMOS電晶體QN1之汲極。於是，藉由被調節器RE1控制之nMOS電晶體QN1而使外部電源VCC降壓，如圖5(a)所示，nMOS電晶體QN1之源極電壓變成電壓 VSUP(2.7V)。
電壓VSUP(2.7V)經由電阻R1而作為監控電壓VSUP_MON輸入至調節器RE1之非反轉輸入端子。調節器RE1取監控電壓VSUP_MON與參照電壓VREF1之差，並根據該差量以電壓VSUP變成固定電壓之方式調整控制電壓VRE1。藉此，電壓VSUP於此處被固定地控制為2.7V。
電壓VSUP(2.7V)被輸入至pMOS電晶體QP1之源極。此時，如圖5(a)所示，由於自調節器RE2輸出之控制電壓VRE2為3.0V，故而pMOS電晶體QP1為斷開狀態。因此，pMOS電晶體QP1不將輸入至源極之電壓VSUP供給至升壓電路CP1。
升壓電路CP1不輸出電壓VOUT1，自升壓電路CP2輸出之電壓VOUT2變成輸出電壓VOUT。該輸出電壓VOUT經由電阻R2而作為監控電壓VOUT_MON輸入至調節器RE2之非反轉輸入端子(+)。調節器RE2取監控電壓VOUT_MON與參照電壓VREF2之差，並根據該差量以輸出電壓VOUT變成固定電壓之方式調整控制電壓VRE2。藉此，電壓VOUT被控制成所需之固定電壓。
如此，於外部電源VCC為3.7V之情形時，pMOS電晶體QP1為斷開狀態，pMOS電晶體QP2為導通狀態，僅向升壓電路CP2供給外部電源VCC(3.7V)。因此，如圖6所示，僅升壓電路CP2作動，使電壓VSUP2升壓。藉此，使輸出電壓VOUT升壓至所需之固定電壓為止。
經升壓之輸出電壓於例如資料之寫入、抹除及讀出之任一動作時被供給至連接於記憶胞MC之字元線WL。或者，輸出電壓被用於供給至字元線WL之電壓之產生。
[1-3]變化例
第1實施形態所示之升壓電路CP1、CP2亦可使用具有複數段圖3之電路之升壓電路。又，升壓電路CP1及CP2亦可使用以不同段數具 有圖3之電路之升壓電路。此處，作為變化例表示升壓電路CP1使用具有2段圖3之電路之升壓電路之例。以下，對與第1實施形態不同之方面進行說明。
[1-3-1]電壓產生電路
使用圖7對變化例之電壓產生電路之構成進行說明。變化例之電壓產生電路具備升壓電路CP1a。升壓電路CP1a係將圖3所示之電路連接2段而成者。該升壓電路CP1a使輸入之電壓VSUP1升壓至3倍並輸出電壓VOUT1(=VSUP1×3)。升壓電路CP2係與第1實施形態同樣地使輸入之電壓VSUP2升壓至2倍並輸出電壓VOUT2(=VSUP2×2)。
於此種電壓產生電路中，與第1實施形態同樣地，當外部電源VCC低時(例如2.5V)，升壓電路CP1a、CP2兩者作動。另一方面，當外部電源VCC高時(例如3.7V)，僅升壓電路CP2作動。
[1-4]第1實施形態之效果
根據第1實施形態，可提供一種具備能夠根據外部電源之變動而變更升壓電路之動作數，且能夠削減升壓動作時之峰值電流及消耗電力之電壓產生電路的半導體記憶裝置。
以下，詳細說明第1實施形態之效果。
例如，NAND型快閃記憶體等半導體記憶裝置具備具有複數個升壓電路之電壓產生電路。該電壓產生電路中，有為了控制升壓電路之輸出電壓而控制外部電源VCC(電壓產生電路之輸入電壓)之電壓的情形(比較例)。於該情形時，係維持作動升壓電路之狀態而抑制外部電源之電壓者，故而難以削減作動中之升壓電路之峰值電流及消耗電力。
相對於此，於本實施形態中，能夠根據外部電源VCC之電壓值控制升壓電路之動作數，停止不必要之升壓電路，藉此能夠削減峰值電流及消耗電力。
圖8表示使用本實施形態之情形與不使用本實施形態之情形(比較例)時之電壓產生電路之峰值電流之變化。如圖8所示，於本實施形態中，與比較例相比能夠將電壓產生電路之升壓動作時之電流值之峰值抑制得較低。
圖9表示半導體記憶裝置之電壓產生電路中流過之電流Icc之推移。例如，峰值電流之削減效果大者，如圖9所示，為電壓產生電路之起動時、或資料之寫入、抹除及讀出動作中之字元線電壓之上升時。該等時序為相比其他動作時峰值電流變大之時序，故而其削減效果大。
又，具有如下之優點。於本實施形態中，係使自作動狀態向不作動狀態遷移之升壓電路之動作類比之變化，故而升壓電路之動作數變化時之輸出電壓之變動非常小。又，升壓電路之輸出電壓對外部電源VCC具有最大之依存性，本實施形態中根據外部電源VCC之變動能夠容易地控制升壓電路之動作數。
進而，於變化例中，能夠對外部電源VCC之更廣之電壓範圍確保升壓能力，且能夠削減消耗電力。詳細而言，即便於外部電源低之情形下，升壓電路CP1a亦具備高的升壓能力，故而能夠將外部電源升壓至所需之電壓為止。
[2]第2實施形態
於第2實施形態中，作為控制向升壓電路之電壓供給之電晶體，具備閾值電壓不同之複數個電晶體。以下，對與第1實施形態不同之方面進行說明。
[2-1]電壓產生電路
[2-1-1]電路構成
使用圖10對第2實施形態之電壓產生電路之構成進行說明。
如圖所示，nMOS電晶體QN1及pMOS電晶體QP1之源極連接於 pMOS電晶體QP2之源極。pMOS電晶體QP2之汲極連接於升壓電路CP2。調節器RE2之輸出端子連接於pMOS電晶體QP2之閘極。
又，電壓產生電路具備pMOS電晶體QP3及升壓電路CP3。於pMOS電晶體QP3之源極被供給外部電源VCC。pMOS電晶體QP3之汲極連接於升壓電路CP3。調節器RE2之輸出端子連接於pMOS電晶體QP3之閘極。進而，升壓電路CP1、CP2、CP3之各者具有圖3所示之電路。
[2-1-2]動作
使用圖11對第2實施形態之電壓產生電路之動作進行說明。
外部電源VCC於例如3.7V~2.5V之間變動。以下，作為動作例敍述外部電源VCC為3.7V、3.3V、2.8V、2.5V之情形時之動作。假定pMOS電晶體QP1及QP3之閾值電壓為0.7V，pMOS電晶體QP2之閾值電壓為0.5V。
(1)外部電源VCC為3.7V以下且高於3.3V之情形
於外部電源VCC為3.7V以下且高於3.3V之情形時，以如下方式動作。此處，以外部電源VCC為3.7V之情形為例進行說明。
首先，外部電源VCC(3.7V)被輸入至pMOS電晶體QP3之源極。pMOS電晶體QP3根據供給至閘極之控制電壓VRE2，於斷開狀態與導通狀態之間移行，並根據其狀態自汲極向升壓電路CP3供給外部電源VCC。pMOS電晶體QP3於控制電壓VRE2為“VCC-Vth”(3.0V)以下時變成導通狀態，於高於3.0V時變成斷開狀態。關於控制電壓VRE2之輸出動作於下文敍述。
此處，例如控制電壓VRE2為3.0V，故而pMOS電晶體QP3為導通狀態(S1)。因此，pMOS電晶體QP3將輸入至源極之外部電源VCC供給至升壓電路CP3。將供給至該升壓電路CP3之電壓表述為電壓VSUP3。升壓電路CP3使電壓VSUP3升壓後輸出電壓VOUT3。
又，外部電源VCC(3.7V)被輸入至空乏型之nMOS電晶體QN1之汲極。於是，藉由被調節器RE1控制之nMOS電晶體QN1使外部電源VCC降壓，nMOS電晶體QN1之源極電壓變成電壓VSUP(2.7V)。調節器RE1取監控電壓VSUP_MON與參照電壓VREF1之差，並根據該差以電壓VSUP變成固定電壓(此處為2.7V)之方式調整控制電壓VRE1。
電壓VSUP(2.7V)被輸入至pMOS電晶體QP1之源極。pMOS電晶體QP1於供給至閘極之控制電壓VRE2為“VSUP-Vth”(2.0V)以下時變成導通狀態，於高於2.0V時變成斷開狀態。此處，由於控制電壓VRE2為3.0V，因此pMOS電晶體QP1為斷開狀態。因此，pMOS電晶體QP1不將輸入至源極之電壓VSUP供給至升壓電路CP1。
又，電壓VSUP(2.7V)被輸入至pMOS電晶體QP2之源極。pMOS電晶體QP2於供給至閘極之控制電壓VRE2為“VSUP-Vth”(2.2V)以下時變成導通狀態，於高於2.2V時變成斷開狀態。此處，由於控制電壓VRE2為3.0V，故而pMOS電晶體QP2為斷開狀態。因此，pMOS電晶體QP2不將輸入至源極之電壓VSUP供給至升壓電路CP2。
如此，於外部電源VCC為3.7V之情形時，pMOS電晶體QP1、QP2為斷開狀態，pMOS電晶體QP3為導通狀態，因此不輸出電壓VOUT1、VOUT2，而僅輸出電壓VOUT3。因此，電壓VOUT3變成輸出電壓VOUT。
輸出電壓VOUT經由電阻R2輸入至調節器RE2之非反轉輸入端子(+)。於調節器RE2之反轉輸入端子(-)輸入有參照電壓VREF2。調節器RE2取監控電壓VOUT_MON與參照電壓VREF2之差，並根據該差量以輸出電壓VOUT變成固定電壓之方式調整控制電壓VRE2。藉此，使輸出電壓VOUT升壓至所需之固定電壓為止。
(2)外部電源VCC為3.3V以下且高於2.8V之情形
於外部電源VCC為3.3V以下且高於2.8V之情形時，以如下方式 動作。此處，以外部電源VCC為3.3V之情形為例進行說明。
外部電源VCC(3.3V)被輸入至pMOS電晶體QP3之源極。pMOS電晶體QP3於供給至閘極之控制電壓VRE2為“VCC-Vth”(2.6V)以下時變成導通狀態，於高於2.6V時變成斷開狀態。此處，例如控制電壓VRE2為2.1V，故而pMOS電晶體QP3為導通狀態，自其汲極向升壓電路CP3供給外部電源VCC。升壓電路CP3使電壓VSUP3升壓後輸出電壓VOUT3。
又，外部電源VCC(3.3V)被輸入至空乏型之nMOS電晶體QN1之汲極。於是，藉由被調節器RE1控制之nMOS電晶體QN1使外部電源VCC降壓，nMOS電晶體QN1之源極電壓變成電壓VSUP(2.7V)。
電壓VSUP(2.7V)被輸入至pMOS電晶體QP1之源極。pMOS電晶體QP1於控制電壓VRE2為“VSUP-Vth”(2.0V)以下時變成導通狀態，於高於2.0V時變成斷開狀態。此處，由於控制電壓VRE2為2.1V，故而pMOS電晶體QP1為斷開狀態。因此，pMOS電晶體QP1不將輸入至源極之電壓VSUP供給至升壓電路CP1。
又，電壓VSUP(2.7V)被輸入至pMOS電晶體QP2之源極。pMOS電晶體QP2於控制電壓VRE2為“VSUP-Vth”(2.2V)以下時變成導通狀態，於高於2.2V時變成斷開狀態。此處，由於控制電壓VRE2為2.1V，故而pMOS電晶體QP2為導通狀態(S2)。因此，pMOS電晶體QP2將輸入至源極之電壓VSUP供給至升壓電路CP2。升壓電路CP2使電壓VSUP2升壓後輸出電壓VOUT2。
如此，於外部電源VCC為3.3V之情形時，pMOS電晶體QP1為斷開狀態，pMOS電晶體QP2、QP3為導通狀態，故而不輸出電壓VOUT1，而輸出電壓VOUT2及電壓VOUT3。因此，將電壓VOUT2與電壓VOUT3相加所得之電壓變成輸出電壓VOUT。輸出電壓VOUT被調節器RE2控制而升壓至所需之固定電壓為止。
(3)外部電源VCC為2.8V以下且2.7V以上之情形
於外部電源VCC為2.8V以下且2.7V以上之情形時，以如下方式動作。此處，以外部電源VCC為2.8V之情形為例進行說明。
外部電源VCC(2.8V)被輸入至pMOS電晶體QP3之源極。pMOS電晶體QP3於控制電壓VRE2為“VCC-Vth”(2.1V)以下時變成導通狀態，於高於2.1V時變成斷開狀態。此處，例如控制電壓VRE2為1.9V，故而pMOS電晶體QP3變成導通狀態，自其汲極向升壓電路CP3供給外部電源VCC。升壓電路CP3使電壓VSUP3升壓後輸出電壓VOUT3。
又，外部電源VCC(2.8V)被輸入至空乏型之nMOS電晶體QN1之汲極。於是，藉由被調節器RE1控制之nMOS電晶體QN1使外部電源VCC降壓，nMOS電晶體QN1之源極電壓變成電壓VSUP(2.7V)。
電壓VSUP(2.7V)被輸入至pMOS電晶體QP1之源極。pMOS電晶體QP1於控制電壓VRE2為“VSUP-Vth”(2.0V)以下時變成導通狀態，於高於2.0V時變成斷開狀態。此處，由於控制電壓VRE2為1.9V，故而pMOS電晶體QP1為導通狀態(S3)。因此，pMOS電晶體QP1將輸入至源極之電壓VSUP供給至升壓電路CP1。升壓電路CP1使電壓VSUP1升壓後輸出電壓VOUT1。
又，電壓VSUP(2.7V)被輸入至pMOS電晶體QP2之源極。pMOS電晶體QP2於控制電壓VRE2為“VSUP-Vth”(2.2V)以下時變成導通狀態，於高於2.2V時變成斷開狀態。此處，由於控制電壓VRE2為1.9V，故而pMOS電晶體QP2為導通狀態。因此，pMOS電晶體QP2將輸入至源極之電壓VSUP供給至升壓電路CP2。升壓電路CP2使電壓VSUP2升壓後輸出電壓VOUT2。
如此，於外部電源VCC為2.8V之情形時，pMOS電晶體QP1、QP2、QP3為導通狀態，故而輸出電壓VOUT1、VOUT2、VOUT3。因 此，將電壓VOUT1、VOUT2、VOUT3相加所得之電壓變成輸出電壓VOUT。輸出電壓VOUT被調節器RE2控制而升壓至所需之固定電壓為止。
(4)於外部電源VCC低於2.7V且為2.5V以上之情形
於外部電源VCC低於2.7V且為2.5V以上之情形時，以如下方式動作。此處，以外部電源VCC為2.5V之情形為例進行說明。
外部電源VCC(2.5V)被輸入至pMOS電晶體QP3之源極。pMOS電晶體QP3於控制電壓VRE2為“VCC-Vth”(1.8V)以下時變成導通狀態，於高於1.8V時變成斷開狀態。此處，例如控制電壓VRE2為1.8V，故而pMOS電晶體QP3變成導通狀態，自其汲極向升壓電路CP3供給外部電源VCC。升壓電路CP3使電壓VSUP3升壓後輸出電壓VOUT3。
又，外部電源VCC(2.5V)被輸入至空乏型之nMOS電晶體QN1之汲極。於是，由於nMOS電晶體QN1為導通狀態，故而向nMOS電晶體QN1之源極傳送2.5V。
電壓VSUP(2.5V)被輸入至pMOS電晶體QP1之源極。pMOS電晶體QP1於控制電壓VRE2為“VSUP-Vth”(1.8V)以下時變成導通狀態，於高於1.8V時變成斷開狀態。此處，由於控制電壓VRE2為1.8V，故而pMOS電晶體QP1為導通狀態。因此，pMOS電晶體QP1將輸入至源極之電壓VSUP供給至升壓電路CP1。升壓電路CP1使電壓VSUP1升壓後輸出電壓VOUT1。
又，電壓VSUP(2.5V)被輸入至pMOS電晶體QP2之源極。pMOS電晶體QP2於控制電壓VRE2為“VSUP-Vth”(2.0V)以下時變成導通狀態，於高於2.0V時變成斷開狀態。此處，由於控制電壓VRE2為1.8V，故而pMOS電晶體QP2為導通狀態。因此，pMOS電晶體QP2將輸入至源極之電壓VSUP供給至升壓電路CP2。升壓電路CP2使電壓 VSUP2升壓後輸出電壓VOUT2。
如此，於外部電源VCC為2.5V之情形時，由於pMOS電晶體QP1、QP2、QP3為導通狀態，故而輸出電壓VOUT1、VOUT2、VOUT3。因此，將電壓VOUT1、VOUT2、VOUT3相加所得之電壓變成輸出電壓VOUT。輸出電壓VOUT被調節器RE2控制而升壓至所需之固定電壓為止。
[2-2]變化例
與第1實施形態之變化例同樣地，第2實施形態所示之升壓電路CP1、CP2、CP3亦可使用具有複數段圖3之電路之升壓電路。又，升壓電路CP1、CP2、CP3之各者亦可使用以不同段數具有圖3之電路之升壓電路。
[2-3]第2實施形態之效果
於第2實施形態中，將控制向升壓電路之電壓供給之電晶體之閾值電壓設定為互不相同者，能夠根據外部電源之變動變更升壓電路之動作數以具備適切之升壓能力。例如，於上述動作例中，當外部電源VCC為2.5V以上且2.8V以下時，作動3個升壓電路，當外部電源VCC高於2.8V且為3.3V以下時，作動2個升壓電路，當外部電源VCC高於3.3V且為3.7V以下時，作動1個升壓電路。
藉此，能夠於保持必要升壓能力之狀態下消除升壓電路之不必要之作動，從而能夠削減峰值電流及消耗電力。
[3]其他變化例等
第1、第2及第3實施形態無關於非揮發性記憶體(例如，NAND型快閃記憶體)、揮發性記憶體、系統LSI等而能夠應用於具備例如電壓產生電路、電源電路、電荷泵等之各種半導體裝置。
再者，於各實施形態及變化例中，
(1)於讀出動作中， A位準之讀出動作中對被選擇之字元線施加之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V任一者之間。
B位準之讀出動作中對被選擇之字元線施加之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V任一者之間。
C位準之讀出動作中對被選擇之字元線施加之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V任一者之間。
作為讀出動作之時間(tR)亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作包含編程動作及驗證動作。於寫入動作中， 編程動作時被選擇之字元線最初施加之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V任一者之間。亦可變更對第奇數個字元線進行寫入時之被選擇之字元線最初施加之電壓、與對第偶數個字元線進行寫入時之被選擇之字元線最初施加的電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program)時，作為遞增之電壓可列舉例如0.5V左右。
作為對非選擇之字元線施加之電壓亦可為例如6.0V~7.3V之間。並不限定於該情形，亦可為例如7.3V~8.4V之間，還可為6.0V以下。
亦可根據非選擇之字元線為第奇數個字元線、還是第偶數個字元線，而變更要施加之通過電壓。
作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於抹除動作中， 對形成於半導體基板上部且上方配置有上述記憶胞之井最初施加之電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為抹除動作之時間(tErase)，亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造為， 於半導體基板(矽基板)上具有介隔膜厚4~10nm之穿隧絕緣膜而配置之電荷儲存層。該電荷儲存層可為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，多晶矽中亦可添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有例如被膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾持之膜厚4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可較High-k膜之膜厚厚。於絕緣膜上經由膜厚3~10nm之功函數調整用之材料而形成膜厚30nm~70nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，於記憶胞間能夠形成氣隙。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等實施形態能以其他各種形態實施，且於不脫離發明主旨之範圍內能夠進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨，同樣包含於申請專利範圍所記載之發明及其均等範圍內。
CP1、CP2‧‧‧升壓電路
QN1‧‧‧空乏型之n通道MOS場效電晶體
QP1、QP2‧‧‧p通道MOS場效電晶體
RE1、RE2‧‧‧調節器(或誤差放大器)

Claims (7)

  1. 一種電壓產生電路，其特徵在於包含：第1調整電路，其調整第1電壓而輸出第2電壓；第1電晶體，其根據第1控制電壓而將上述第2電壓傳送或遮斷；第1升壓電路，其使上述第2電壓升壓；第2電晶體，其根據上述第1控制電壓而將上述第1電壓傳送或遮斷；第2升壓電路，其使上述第1電壓升壓；及第2調整電路，其比較自上述第1及第2升壓電路輸出之輸出電壓與第1參照電壓，並輸出與比較結果相應之上述第1控制電壓。
  2. 如請求項1之電壓產生電路，其進而包含：第3電晶體，其根據上述第1控制電壓而將上述第2電壓傳送或遮斷；及第3升壓電路，其使上述第2電壓升壓；且上述第3電晶體具有與上述第1電晶體之閾值電壓不同之閾值電壓。
  3. 如請求項1或2之電壓產生電路，其中上述第1調整電路包含：第4電晶體，其根據第2控制電壓而使上述第1電壓降壓；及調節器，其比較上述第2電壓與第2參照電壓，並基於比較結果而輸出上述第2控制電壓。
  4. 如請求項1或2之電壓產生電路，其中上述第1升壓電路具有與上述第2升壓電路之升壓能力不同之升壓能力。
  5. 一種半導體記憶裝置，其特徵在於包含：記憶胞； 字元線，其連接於上述記憶胞；第1調整電路，其調整第1電壓而輸出第2電壓；第1電晶體，其根據第1控制電壓而將上述第2電壓傳送或遮斷；第1升壓電路，其使上述第2電壓升壓；第2電晶體，其根據上述第1控制電壓而將上述第1電壓傳送或遮斷；第2升壓電路，其使上述第1電壓升壓；及第2調整電路，其比較自上述第1及第2升壓電路輸出之輸出電壓與第1參照電壓，並輸出與比較結果相應之上述第1控制電壓；且上述輸出電壓用作供給至上述字元線之電壓或用於產生此電壓。
  6. 如請求項5之半導體記憶裝置，其進而包含：第3電晶體，其根據上述第1控制電壓而將上述第2電壓傳送或遮斷；及第3升壓電路，其使上述第2電壓升壓；且上述第3電晶體具有與上述第1電晶體之閾值電壓不同之閾值電壓。
  7. 如請求項5或6之半導體記憶裝置，其中上述第1調整電路包含：第4電晶體，其根據第2控制電壓而使上述第1電壓降壓；及調節器，其比較上述第2電壓與第2參照電壓，並基於比較結果而輸出上述第2控制電壓。
TW105107394A 2015-09-11 2016-03-10 Voltage generating circuit and semiconductor memory device TWI616879B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015180095A JP2017054574A (ja) 2015-09-11 2015-09-11 電圧発生回路及び半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201711041A true TW201711041A (zh) 2017-03-16
TWI616879B TWI616879B (zh) 2018-03-01

Family

ID=58237103

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107394A TWI616879B (zh) 2015-09-11 2016-03-10 Voltage generating circuit and semiconductor memory device

Country Status (4)

Country Link
US (1) US20170076800A1 (zh)
JP (1) JP2017054574A (zh)
CN (1) CN106531221A (zh)
TW (1) TWI616879B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019053799A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP6522201B1 (ja) * 2018-05-14 2019-05-29 ウィンボンド エレクトロニクス コーポレーション 半導体装置
KR102545174B1 (ko) * 2018-10-05 2023-06-19 삼성전자주식회사 차지 펌프 회로를 포함하는 메모리 장치
US11069415B2 (en) 2018-10-05 2021-07-20 Samsung Electronics Co., Ltd. Memory device including charge pump circuit
JP7414679B2 (ja) 2020-09-16 2024-01-16 株式会社東芝 状態監視システム、状態監視プログラム及びコントローラ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5418112B2 (zh) * 1971-12-20 1979-07-05
JP3544815B2 (ja) * 1997-02-27 2004-07-21 株式会社東芝 電源回路及び不揮発性半導体記憶装置
JP4274786B2 (ja) * 2002-12-12 2009-06-10 パナソニック株式会社 電圧発生回路
JP5566568B2 (ja) * 2007-03-27 2014-08-06 ピーエスフォー ルクスコ エスエイアールエル 電源電圧発生回路
KR100870428B1 (ko) * 2007-09-07 2008-11-26 주식회사 하이닉스반도체 반도체 메모리장치의 고전압발생회로
KR100897300B1 (ko) * 2008-03-11 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로
JP4862023B2 (ja) * 2008-08-27 2012-01-25 ルネサスエレクトロニクス株式会社 電圧生成回路及びその動作制御方法
JP5418112B2 (ja) * 2009-09-28 2014-02-19 凸版印刷株式会社 チャージポンプ回路
JP2011108349A (ja) * 2009-11-20 2011-06-02 Toshiba Corp 半導体記憶装置
JP5426357B2 (ja) * 2009-12-22 2014-02-26 ルネサスエレクトロニクス株式会社 昇圧回路、昇圧方法、半導体装置
JP2011210338A (ja) * 2010-03-30 2011-10-20 Toshiba Corp 不揮発性半導体記憶装置
KR20120105293A (ko) * 2011-03-15 2012-09-25 삼성전자주식회사 고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치
KR20130066266A (ko) * 2011-12-12 2013-06-20 한국전자통신연구원 부하변동 특성 향상을 위한 전압공급 회로 및 출력전압 공급 방법

Also Published As

Publication number Publication date
TWI616879B (zh) 2018-03-01
US20170076800A1 (en) 2017-03-16
CN106531221A (zh) 2017-03-22
JP2017054574A (ja) 2017-03-16

Similar Documents

Publication Publication Date Title
US11074969B2 (en) Semiconductor memory device
CN105989880B (zh) 半导体存储装置
TWI616879B (zh) Voltage generating circuit and semiconductor memory device
JP6313244B2 (ja) 半導体記憶装置
JP2017111847A (ja) 半導体記憶装置
US10153045B2 (en) Semiconductor memory device
JP5249394B2 (ja) 半導体記憶装置
TW201705141A (zh) 半導體記憶裝置
JP2016170835A (ja) 不揮発性半導体記憶装置
CN111354400A (zh) 半导体存储装置
US20150009763A1 (en) Semiconductor storage device
JP2018511138A (ja) ３ｄ ｎａｎｄメモリにおけるリーク電流低減
US10083755B2 (en) Discharge circuit and semiconductor memory device
KR20120037187A (ko) 반도체 메모리 장치 및 그의 동작 방법
JP6437421B2 (ja) 不揮発性半導体記憶装置
US20170345508A1 (en) Level shifter
CN106796819B (zh) 非易失性半导体存储装置
JP2017054573A (ja) 半導体記憶装置
US20160042798A1 (en) Non-volatile semiconductor memory device and reading method
JP2009230771A (ja) 半導体集積回路装置
JP2014086120A (ja) 半導体記憶装置及びその半導体記憶装置を用いたメモリシステム

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees