TW201705141A - 半導體記憶裝置 - Google Patents

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TW201705141A
TW201705141A TW104144311A TW104144311A TW201705141A TW 201705141 A TW201705141 A TW 201705141A TW 104144311 A TW104144311 A TW 104144311A TW 104144311 A TW104144311 A TW 104144311A TW 201705141 A TW201705141 A TW 201705141A
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Abstract

實施形態之半導體記憶裝置包括第1及第2串。第1串包括與源極線串聯連接之第1電晶體、與上述第1電晶體串聯連接之第2電晶體、及串聯連接於上述第2電晶體與位元線之間之第1單元電晶體。第2串包括與上述源極線串聯連接之第3電晶體、與上述第3電晶體串聯連接之第4電晶體、及串聯連接於上述第4電晶體與上述位元線之間之第2單元電晶體。於讀取時，上述第4電晶體之閘極被施加使上述第4電晶體斷開之電壓，於開始對上述第1單元電晶體之閘極施加電壓後，上述第4電晶體之閘極被施加與施加至上述源極線之電壓實質上相同之電壓。

Description

半導體記憶裝置 [相關申請]
本申請享有以日本專利申請2015-49724號(申請日：2015年3月12日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
本發明之實施形態係關於一種半導體記憶裝置。
已知一種三次元構造之NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種動作性能提昇之半導體記憶裝置。
實施形態之半導體記憶裝置包括第1及第2串。第1串包括與源極線串聯連接之第1電晶體、與上述第1電晶體串聯連接之第2電晶體、及串聯連接於上述第2電晶體與位元線之間之第1單元電晶體。第2串包括與上述源極線串聯連接之第3電晶體、與上述第3電晶體串聯連接之第4電晶體、及串聯連接於上述第4電晶體與上述位元線之間之第2單元電晶體。於讀取時，上述第4電晶體之閘極被施加使上述第4電晶體斷開之電壓，於開始對上述第1單元電晶體之閘極施加電壓後，上述第4電晶體之閘極被施加與施加至上述源極線之電壓實質上相同之電壓。
1‧‧‧記憶系統
21‧‧‧絕緣膜
22‧‧‧絕緣膜
23‧‧‧半導體膜
24‧‧‧鰭式構造
30‧‧‧感測放大器
30a‧‧‧其他部分
31‧‧‧鎖存部
43‧‧‧處理器
61‧‧‧基準電壓產生電路
62‧‧‧電流源
63‧‧‧電阻複製部
64‧‧‧二極體複製部
65‧‧‧反饋控制部
66‧‧‧比較器
67‧‧‧PMOS電晶體
68‧‧‧NMOS電晶體
100‧‧‧半導體記憶裝置
110‧‧‧平面
111‧‧‧單元陣列
112‧‧‧列解碼器
113‧‧‧資料電路及頁面緩衝器
114‧‧‧行解碼器
120‧‧‧輸入輸出電路
130‧‧‧位址及命令暫存器
140‧‧‧序列發生器
150‧‧‧電壓產生電路
160‧‧‧磁心驅動器
200‧‧‧記憶體控制器
210‧‧‧處理器
220‧‧‧ROM
230‧‧‧RAM
240‧‧‧記憶體介面
250‧‧‧主介面
301‧‧‧指形件
302‧‧‧選擇閘極線
301b‧‧‧非選擇指形件
303‧‧‧串
304‧‧‧字元線
BI‧‧‧阻擋絕緣膜
BL(BL0~BLm)‧‧‧位元線
BLC、SDC、SSbC、SSC、WC‧‧‧配線層
BLK‧‧‧區塊
CI‧‧‧電荷儲存膜
CP1‧‧‧接觸插塞
D12‧‧‧面
D1~D3‧‧‧軸
FGR(FGR0~FGRk)‧‧‧指形件
Icell‧‧‧單元電流
INV、SWG、STB、STI、STL、BLS、BLX、GRS、LDC、LPCn、XXL‧‧‧信號
MT(MT0~MTn)‧‧‧單元電晶體
nd‧‧‧擴散層
n0~n3、N、SASRC、SEN、CELSRC、VDDSA、LBUS、CLK‧‧‧節點
pW‧‧‧阱區域
Q1~Q5‧‧‧電晶體
SGDdrv、SGSdrv、SGSbdrv、CGdrv、SLdrv‧‧‧驅動器
SGDL(SGDL0~SGDL3)、SGSL(SGSL0、SGSL1)、SGSbL(SGSbL0、SGSbL1)‧‧‧選擇閘極線
SST(SST0~SST3)、SDT(SDT0~SDT3)、 SSTb(SSTb0~SSTb3)‧‧‧選擇閘極電晶體
STR‧‧‧串
SL‧‧‧源極線
SP‧‧‧半導體柱
SGSL、SGDL‧‧‧選擇閘極線
SW‧‧‧開關
TI‧‧‧隧道絕緣膜
t‧‧‧時刻
VP1、VP2‧‧‧插塞
VA、VB、VC‧‧‧讀取電壓
VSS、VREAD‧‧‧電壓
VREF_SRC‧‧‧閾值電壓
WL(WL0~WLn)‧‧‧字元線
圖1表示第1實施形態之記憶系統的框圖。
圖2係第1實施形態之半導體記憶裝置的框圖。
圖3表示第1實施形態之半導體記憶裝置之單元陣列之一部分及相關要素的連接。
圖4表示第1實施形態之半導體記憶裝置之單元陣列之一部分之剖面。
圖5詳細地表示圖4之剖面之一部分。
圖6表示單元電晶體之閾值電壓的分佈之示例。
圖7係按時間順序表示第1實施形態之半導體記憶裝置的節點之電壓。
圖8表示第1實施形態之半導體記憶裝置之讀取期間的一狀態。
圖9表示用於參照之半導體記憶裝置之一部分之剖面。
圖10表示第2實施形態之半導體記憶裝置之單元陣列之一部分之剖面。
圖11係第3實施形態之半導體記憶裝置之單元陣列之一部分的立體圖。
圖12表示第3實施形態之半導體記憶裝置之單元陣列之一部分之剖面。
圖13表示第3實施形態之半導體記憶裝置之單元陣列的另一部分之剖面。
圖14表示第1實施形態之半導體記憶裝置之感測放大器及相關要素。
圖15係用於說明第4實施形態之感測放大器30之動作原理的簡化電路圖。
圖16係圖15之時序圖。
圖17係第5實施形態之感測放大器30之電路圖。
圖18係進行鎖定動作時之動作時序圖。
圖19係不進行鎖定動作時之動作時序圖。
圖20係圖18之時刻t13~t14之期間的詳細時序圖。
圖21係以ABL方式對記憶單元電晶體MT進行讀取時之動作時序圖。
圖22係利用圖17之感測放大器30對記憶單元電晶體MT進行寫入時之動作時序圖。
圖23係使用圖17之感測放大器30分偶數位元線BL與奇數位元線BL對記憶單元電晶體MT進行讀取時之動作時序圖。
圖24係第6實施形態之感測放大器30之電路圖。
圖25係具備記憶體控制器200與半導體記憶裝置100的記憶系統1的概略性框圖。
圖26係以前綴命令進行指示時之概略性時序圖。
圖27係表示外部前綴命令之傳輸順序之一例的圖。
圖28係表示調整SASRC節點之電壓之電壓調整部51之一例之電路圖。
圖29係表示基準電壓產生電路61之一例之電路圖。
以下，參照附圖來記載實施形態。於以下之記載中，對具有大致相同的功能及構成之構成要素標註相同符號，並省略重複的說明。另外，關於某實施形態之記載，只要未說明並非如此，則即使為其他實施形態之記載亦皆適用。另外，附圖係示意圖，某層之厚度與平面尺寸的關係、層之厚度的比率等可能會與實物不同。即使在附圖相互之間，亦可能包含相互之尺寸關係或比率不同的部分。
<第1實施形態>
如圖1所示，記憶系統1包含半導體記憶裝置100及記憶體控制器200。
記憶體控制器200係自例如主機裝置(未圖示)接收命令，並根據所接收之命令而控制半導體記憶裝置100。記憶體控制器200包含例如CPU(central processing unit，中央處理單元)等處理器210、ROM(read only memory，唯讀記憶體)220、RAM(random access memory，隨機存取記憶體)230、記憶體介面240、主介面250等要素。
利用處理器210來執行保持於ROM220中之編程，藉此，記憶體控制器200進行多種動作。RAM230保持臨時資料。記憶體介面240係與半導體記憶裝置100連接，且管理記憶體控制器200與半導體記憶裝置100之通信。主介面250係經由匯流排與主機裝置連接，且管理記憶體控制器200與主機裝置之通信。
如圖2所示，半導體記憶裝置100包含複數個平面(plane)110、輸入輸出電路120、位址及命令暫存器130、序列發生器(控制器)140、電壓產生電路150、磁心驅動器160等要素。
圖2表示兩個平面110之示例。平面110包含相同要素之組。各平面110包含單元陣列111、列解碼器112、資料電路及頁面緩衝器113、行解碼器114。
單元陣列111包含複數個區塊BLK。各區塊BLK包含複數個指形件FGR(FGR0、FGR1、…)。各指形件FGR包含複數個(NAND)串STR。各串STR包含複數個記憶體單元。於單元陣列111中，設有字元線WL、位元線BL、源極線SL、選擇閘極線等要素。
輸入輸出電路120與記憶體控制器200之記憶體介面240連接。輸入輸出電路120控制將命令、位址信號、資料、控制信號等信號自記憶體控制器200輸入或向記憶體控制器200輸出。序列發生器140自輸入輸出電路120接收命令，並按照基於命令之序列而控制電壓產生電路150及磁心驅動器160。電壓產生電路150根據序列發生器140之指示產生多種電壓(電位)。
磁心驅動器160使用以自電壓產生電路150之電壓，根據位址信號產生欲施加至字元線WL、選擇閘極線、及源極線SL等的多種電壓。
列解碼器112自輸入輸出電路120接收位址信號，並根據位址信號選擇平面110、區塊BLK、串STR、字元線WL。
資料電路及頁面緩衝器113包含複數個感測放大器30，暫時保持自單元陣列111讀取之資料，且自半導體記憶裝置100之外部接收寫入資料，並對所選擇之記憶體單元寫入接收到之資料。行解碼器114接收位址信號，並根據位址信號控制資料電路及頁面緩衝器113之資料的輸入輸出。
單元陣列之一部分及相關要素如圖3所示地連接。各區塊BLK包含複數個指形件FGR0~FGRk。k為自然數，例如為3。圖3中，省略一部分、例如指形件FGR2及與其相關。
各位元線BL(BL0~BLm)於各區塊BLK中與四個串STR連接。
各串STR包含複數個單元電晶體MT(MT0~MT7)、選擇閘極電晶體SST(SST0~SST3)、SSTb(SSTb0~SSTb3)及SDT(SDT0~SDT3)。電晶體SSTb、SST、MT、SDT依次串聯連接於源極線SL與一條位元線之間。亦可不設置電晶體SSTb，將電晶體SST與源極線SL連接。
不同之複數個位元線BL各自之一個串STR之組構成一個指形件FGR。於各指形件FGR中，針對各x(x為0及7以下之自然數中之任一值)，單元電晶體MTx之閘極共通地連接於字元線WLx。進而，於各區塊BLK中，不同的指形件FGR中之字元線WLx亦相互連接。
於各指形件FGR中，針對各y(y為0及k以下之自然數中之任一值)，各指形件FGRy之複數個串STR各自之電晶體SDTy之閘極共通地連接於選擇閘極線SGDLy。
指形件FGRy及FGR(y+1)之各電晶體SST之閘極共通地連接於選 擇閘極線SGSL(y/2)。指形件FGRy及FGR(y+1)之各電晶體SSTb之閘極共通地連接於選擇閘極線SGSbL(y/2)。
列解碼器112僅於所選擇之一個區塊BLK，將選擇閘極線SGDLk連接於SG線SGDk，將選擇閘極線SGSLk連接於SG線SGSk，將選擇閘極線SGSbLk連接於SG線SGSbk，將字元線WLx連接於CG線CGx。
SG線SGDy係由驅動器SGDdrvy驅動。SG線SGSz(z為0及((k-1)/2)以下之自然數)係由驅動器SGSdrvz驅動。SG線SGSbz係由驅動器SGSbdrvz驅動。CG線CGx係由驅動器CGdrvx驅動。源極線SL係由驅動器SLdrv驅動。
驅動器SGDdrv、SGSdrv、SGSbdrv、CGdrv以及SLdrv按照序列發生器140之控制而於對資料進行讀取、寫入或抹除時，對所連接之配線施加多種電壓。
單元陣列111具有圖4及圖5所示之構造。圖4沿x軸示出四個指形件FGR。圖5詳細地示出圖4之一部分。
於基板sub之表面設有p型的阱區域pW，於阱區域pW上設有半導體柱SP。半導體柱SP之側面由隧道絕緣膜TI覆蓋。隧道絕緣膜TI之側面由電荷儲存膜CI覆蓋。電荷儲存膜CI之側面由絕緣性的阻擋絕緣膜BI覆蓋。各半導體柱SP提供以下區域：作為串STR之電流路徑發揮功能，且供形成用於單元電晶體MT及選擇閘極電晶體SST、SDT之通道。隧道絕緣膜TI、電荷儲存膜CI及阻擋絕緣膜BI僅於圖5中示出。
於阱區域pW之上方，導電性的配線層SSbC及SSC、導電性之複數個配線層WC、及導電性之複數個配線層SDC沿D12面擴展。配線層SSbC及SSC、配線層WC之組、及配線層SDC之組依次沿D3軸排列，且沿D3軸具有間隔。配線層SSbC及SSC、配線層WC、及配線層SDC與阻擋絕緣膜BI接觸。配線層SSC作為選擇閘極線SGSL發揮功能。配線層SSbC作為選擇閘極線SGSbL發揮功能。配線層WC作為字元線 WL發揮功能。配線層SDC作為選擇閘極線SGDL發揮功能。
半導體柱SP、隧道絕緣膜TI、電荷儲存膜CI及阻擋絕緣膜BI之中與配線層SSbC相交之部分作為選擇閘極電晶體SSTb發揮功能，與配線層SSC相交之部分作為選擇閘極電晶體SST發揮功能，與配線層WC相交之部分作為單元電晶體MT發揮功能。
沿D3軸排列之電晶體SSTb、SST、MT、SDT相當於一個串STR中包含之電晶體。
於半導體柱SP之沿D3軸之上方，設有配線層BLC。配線層BLC作為位元線BL發揮功能，沿D1軸延伸，且沿D2軸具有間隔。一個配線層BLC經由插塞VP1及VP2與複數個串STR之上端連接。
複數個串STR設置於D2軸上之不同座標上。此種設置於D2軸上之不同座標上之複數個串STR相當於指形件FGR中包含的串STR。
串STRb、STRc及STRd位於與示出串STRa之圖4的面不同的面上，但為方便起見描繪於圖4中。
於各指形件FGR中，配線層SDC包圍該指形件FGR中之全部半導體柱SP之側面上的阻擋絕緣膜BI，且於各指形件FGR之間獨立。
另一方面，配線層WC、配線層SSC及配線層SSbC橫跨相鄰兩個指形件FGR，且包圍該等兩個指形件FGR中之全部半導體柱SP之側面上的阻擋絕緣膜BI。例如，配線層WC、配線層SSC、配線層SSbC橫跨指形件FGR0及FGR1。進而，另外的配線層WC、SSC及SSbC橫跨指形件FGR2及FGR3。
配線層SSC橫跨兩個指形件FGR，藉此，指形件FGR0之電晶體SST0之閘極與指形件FGR1之電晶體SST1之閘極連接。同樣，配線層SSbC橫跨兩個指形件FGR，藉此，指形件FGR0之電晶體SSTb0之閘極與指形件FGR1之電晶體SSTb1之閘極連接。
於阱區域pW之表面的區域內，還設有n+型雜質的擴散層nd。擴 散層nd與接觸插塞CP1之下端連接。接觸插塞CP1沿由D2軸與D3軸所構成之面擴展，且設置於共有配線層WC、SSC、SSbC的兩個指形件FGR的各組之間。接觸插塞CP1之上端與配線層SLC連接。配線層SLC作為源極線SL發揮功能。配線層SLC於圖4中被省略。
單元陣列100之構成，例如記載於“三次元積層非揮發性半導體記憶體”該美國專利申請公開2009/0267128號公報。另外，記載於“三次元積層非揮發性半導體記憶體”該美國專利申請公開2009/0268522號公報、“非揮發性半導體記憶裝置及其製造方法”該美國專利申請公開2010/0207195號公報、“半導體記憶體及其製造方法”該美國專利申請公開2011/0284946號公報。該等專利申請之全部內容係以參照之形式引用於本申請說明書中。
如圖14所示，各感測放大器30與一條位元線BL連接。各感測放大器30包含開關SW與其他部分30a。開關SW連接於讀取時與位元線BL電性連接之節點N和SASRC節點之間，例如為N型之MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導體場效應電晶體)。開關SW根據來自序列發生器140之信號SWG於接通或斷開之間進行切換。
(動作)
記憶裝置100於一個單元電晶體MT中能夠保持1位元以上之資料。各單元電晶體MT根據所保持之資料能夠取得多種閾值電壓。閾值電壓係根據單元電晶體MT之電荷儲存膜CI之電子量而定。為了對由讀取對象之單元電晶體MT所保持之資料加以辨別，使用一個或複數個讀取電壓。讀取對象之單元電晶體MT之閾值電壓之判定係採用：判定該單元電晶體MT之閾值電壓超過某讀取電壓還是低於某讀取電壓。
圖6表示保持於第1實施形態之單元電晶體中之資料與閾值電壓 的關係之示例。圖6及以下之記載係基於2位元/單元電晶體之記憶的示例。當為2位元/單元電晶體之記憶時，各單元電晶體MT可具有四個閾值電壓之中之任一個。即使為保持相同的2位元資料之複數個單元電晶體MT，亦因單元電晶體MT相互間之特性之偏差而具有互不相同之閾值電壓。因此，閾值電壓如圖6所示具有分佈。閾值電壓分佈例如被稱為Er、A、B及C位準(level)。A位準中之閾值電壓高於Er位準中之閾值電壓。B位準中之閾值電壓高於A位準中之閾值電壓。C位準中之閾值電壓高於B位準中之閾值電壓。
為了判定位準，使用讀取電壓VA、VB及VC。讀取電壓VA位於Er位準與A位準之間。讀取電壓VB位於A位準與B位準之間。讀取電壓VC位於B位準與C位準之間。讀取電壓存在被統稱為Vcgrv之情形。
繼而，參照圖7及圖8，記載第1實施形態之半導體記憶裝置之動作。圖7表示施加至自一個區塊BLK讀取資料期間的幾個節點之電壓的波形。圖7及圖8表示自指形件FGR0中之單元電晶體MT進行讀取之示例。此外，資料之讀取包括用於編程驗證之讀取。所謂編程驗證，係指寫入(編程)對象之單元電晶體MT根據資料來確認是否超過某閾值電壓。
當半導體記憶裝置100自記憶體控制器200接收到讀取命令時，開始讀取(read)。於開始讀取之時間點，圖7所示之全部節點被施加接地(共通)電壓。
如圖7及圖8所示，於時刻t1，序列發生器140控制磁心驅動器160，對所選擇之指形件(選擇指形件)FGR0的選擇閘極線SGDL0施加電壓VSG。電壓VSG具有使電晶體SDT接通之大小，且具有亦使電晶體SSTb接通之大小。藉由對選擇閘極線SGDL0施加電壓VSG，電晶體SDT0接通。結果，選擇指形件FGR0的串STR與位元線BL電性連 接。
另一方面，序列發生器140亦於時刻t1控制磁心驅動器160，維持未被選擇之指形件(非選擇指形件)FGR1、FGR2及FGR3之選擇閘極線SGDL1、SGDL2、SGDL3之電壓VSS。因此，電晶體SDT1、SDT2及SDT3維持斷開。結果，指形件FGR1、FGR2及FGR3之串自位元線BL電性切斷。此外，選擇閘極線SGDL1、SGDL2及SGDL3之電壓VSS持續維持至圖7所示之最終時刻。
序列發生器140並於時刻t1控制磁心驅動器160，對選擇閘極線SGSbL0施加電壓VSG。藉由施加電壓VSG，電晶體SSTb0及SSTb1接通。另外，藉由對選擇閘極線SGSbL0施加電壓VSG，而藉由n型區域連接指形件FGR0及FGR1中之兩側的兩個擴散層nd之間。
另一方面，序列發生器140亦於時刻t1將選擇閘極線SGSL0維持為電壓VSS。因此，電晶體SST0及SST1斷開。
如此，電晶體SST0及SST1均斷開，並且指形件FGR0及FGR1均自源極線SL電性切斷。另一方面，電晶體SGT0接通，電晶體SGT1斷開。因此，指形件FGR0之通道電性連接於位元線BL，另一方面，指形件FGR1之通道為電浮動狀態。
在非選擇指形件FGR2及FGR3中，序列發生器140於讀取期間將選擇閘極線SGSL1及SGSbL1維持為電壓VSS。藉此，指形件FGR2及FGR3的全部串STR、甚至指形件FGR2及FGR3之通道於讀取期間為浮動狀態。藉由對選擇閘極線SGSL1及SGSbL1施加與選擇閘極線SGSL0及SGSbL0相同之電壓，亦能夠實現上述浮動狀態。
於時刻t2，序列發生器140控制磁心驅動器160，對非選擇字元線WL施加電壓VREAD。電壓VREAD具有不論單元電晶體MT的狀態(閾值電壓)如何均能使單元電晶體MT接通之大小。對非選擇字元線WL施加電壓VREAD持續至圖7所示之最終時刻。
於時刻t2之時間點，非選擇指形件FGR1、FGR2及FGR3之通道為浮動狀態，另外，相同位址的字元線WL由一個區塊BLK中之不同指形件FGR所共有。藉此，指形件FGR1、FGR2及FGR3的半導體柱SP中之(亦即，通道的)電壓因通道反及選擇字元線WL的電容耦合而上升至接近電壓VREAD之電壓。
於時刻t2，進而，序列發生器140控制磁心驅動器160，對選擇字元線WL亦在短時間內施加電壓VREAD。其目的在於，使各串STR中之單元電晶體MT之通道的電位一致地與和該串STR連接之位元線BL的電位相同。
對選擇字元線WL施加電壓VREAD之後，於時刻t3，序列發生器140控制磁心驅動器160，對選擇字元線WL施加讀取電壓Vcgrv。藉由施加讀取電壓Vcgrv，連接於選擇字元線WL的全部單元電晶體(選擇單元電晶體)MT之中具有高於讀取電壓Vcgrv之閾值電壓之單元電晶體MT維持斷開，具有低於讀取電壓Vcgrv之閾值電壓之單元電晶體MT接通。
在選擇字元線WL的電位上升結束後之時刻t4，序列發生器140控制磁心驅動器160與資料電路及頁面緩衝器113，將位元線BL預充電為電壓VBL。
另外，於時刻t4，序列發生器140控制磁心驅動器160，對源極線SL施加電壓VBL+VSRC。電壓VSRC大於電壓VSS。藉此，源極線SL的電位變得高於位元線BL的電位。
進而，序列發生器140於時刻t4，控制磁心驅動器160，對選擇閘極線SGSL0施加電壓VBL+VSRC。電壓VBL+VSRC與施加至源極線SL之電壓相同。藉此，選擇指形件FGR0之電晶體SST在源極及閘極接收相同之電壓VBL+VSRC，成為將源極線SL側作為陽極且將單元電晶體MT側作為陰極的二極體連接之偏壓狀態。因此，電流能夠在電晶 體SST0中自源極線SL朝向位元線BL流動。同樣地，電晶體SST1亦為二極體連接之狀態。
施加至時刻t4之後的幾個節點之電壓表示於圖8中。圖8以圖4為基礎，圖8於圖4的記載中附加了所施加之電壓。
回到圖7。於時刻t4，序列發生器140進而對SASRC節點施加電壓Vsasrc。電壓Vsasrc小於施加至源極線SL之電壓VBL+VSRC。
藉由於時刻t4對源極線SL施加電壓，而於源極線SL與位元線BL之間形成電位差。於形成該電位差之時間點，選擇指形件FGR0中之電晶體SDT0接通。因此，選擇指形件FGR0中，單元電流Icell於具有接通之選擇單元電晶體MT的串STR中自源極線SL朝向與該串STR連接之位元線BL經由電晶體SST0流動。另一方面，選擇指形件FGR0中之具有斷開之選擇單元電晶體MT的串STR中，無單元電流Icell流動。
另一方面，非選擇指形件FGR1中，即使於時刻t4之時間點，通道亦因電容耦合而仍然為電壓VREAD。電壓VREAD高於源極線SL之電壓VBL+VSRC。因此，例如於指形件FGR1中，未經由二極體連接之偏壓狀態之電晶體SST流有洩漏電流，另外，通道維持為浮動狀態。此外，即使於時刻t4之時間點，指形件FGR1之通道之電壓低於電壓VBL+VSRC，但藉由自源極線SL流入電流，亦會使指形件FGR1之通道之電壓變得高於電壓VBL+VSRC，此時，指形件FGR1中，電晶體SST斷開。結果，指形件FGR1之通道成為浮動狀態。
亦可於時刻t4對源極線SL及選擇閘極線SGSL0施加電壓VSRC來代替電壓VBL+VSRC。於此種情形時，電壓VSRC大於電壓VBL，且大於電壓Vsasrc。
隨著自時刻t4經過某段時間，感測放大器30中之節點的電位穩定。在穩定後之時刻t5，序列發生器140將信號SWG設為高位準。結果，在位元線BL與SASRC節點之間形成電流路徑。此時，與具有接 通之選擇單元電晶體MT的串STR連接之感測放大器30中，單元電流Icell流入至位元線BL。因此，即使在位元線BL與SASRC節點之間形成有電流路徑，位元線BL的節點的電位只自電位VBL稍微降低。另一方面，與具有斷開之選擇單元電晶體MT的串STR連接之感測放大器30中，單元電流Icell不流入至位元線BL。因此，位元線BL的電位如虛線所示般降低。由感測放大器30檢測該電位降低的有無(電位降低的程度大小的差異)，辨別由與選擇指形件FGR0中之選擇字元線WL連接之單元電晶體MT所保持之資料。
(效果)
如以上之記載所述，根據第1實施形態之半導體記憶裝置，用於字元線WL的配線層WC橫跨兩個指形件FGR。此與橫跨一個指形件FGR的圖9的比較例不同。若第1實施形態與比較例中一個指形件FGR中之串STR的數量相同，則第1實施形態之配線層WC的面積大於比較例中用於字元線的配線層304的面積。因此，第1實施形態之字元線WL具有與比較例中之字元線更小之電阻。此能夠削減字元線WL的充電所需要的電力，從而能夠減少第1實施形態之半導體記憶裝置的消耗電力。
另外，根據第1實施形態，與字元線WL同樣地，配線層SSC及配線層SSbC亦橫跨兩個指形件FGR。藉此，能夠避免用以一邊使配線層WC由兩個指形件FGR所共有、一邊使配線SSC及SSbC於指形件FGR獨立的工序，從而抑制半導體記憶裝置100的製造成本。另外，能夠藉由減少插塞CP1的數量來抑制芯片面積。進而，能夠使選擇閘極線SGL以及SGSbL之電阻降低，從而能夠使半導體記憶裝置100的性能得以提昇。
然而，若兩個指形件FGR只共有配線層SSC及SSbC的話，則無法將如此之兩個指形件FGR獨立地電性連接於源極線SL。以下，對此情 形進行說明。
首先，作為與第1實施形態之比較，如圖9所示，若各指形件301能夠獨立地控制源極側的選擇閘極線302，則便能夠將非選擇指形件301b的串303設為電浮動狀態。浮動狀態的串303之通道的電位隨著字元線304的電位的上升而上升。因此，容易對字元線304進行充電。另外，非選擇指形件301b的串303之通道與字元線304之間的電位差實質上為零。藉此，能夠避免於存在此種電位差之情形時可能會產生之讀取干擾。
另一方面，若兩個指形件FGR共有配線層SSC及SSbC，則藉由讀取時電晶體SST0的接通，使指形件FGR1亦電性連接於源極線SL。因此，若係單元電流Icell自經預充電的位元線BL流動至源極線SL之構成，則指形件FGR1的串STR之通道不會成為浮動狀態。藉此，對字元線WL附加電容，用於對字元線WL進行充電的電流增大。進而，根據指形件FGR1的串STR之通道與字元線WL之間的電位差，可能會產生誤寫入、讀取干擾、對單元電晶體MT的損害。
因此，第1實施形態之半導體記憶裝置100之讀取構成為單元電流Icell自源極線SL流動至位元線BL。具體而言，如下所述。
亦即，首先，於時刻t1，電晶體SDT0接通，所以指形件FGR0之通道連接於位元線BL。另一方面，電晶體SDT1及電晶體SST1斷開，所以指形件FGR1之通道為浮動狀態。亦即，未對字元線WL附加指形件FGR1之通道量的電容，而使附加給字元線WL的電容減少。
另外，於時刻t4，電晶體SDT0接通，電晶體SST0為二極體連接之偏壓狀態。亦即，藉由使源極線SL的電位高於位元線BL的電位，單元電流Icell能夠於指形件FGR0中流動。另一方面，電晶體SDT1斷開，電晶體SST1亦為二極體連接狀態。亦即，單元電流Icell未於指形件FGR1中流動。
因此，即使由複數個指形件FGR共有配線層WC，亦能夠兼顧資料之讀取與使非選擇指形件為浮動狀態。亦即，可在能夠利用選擇指形件FGR0進行讀取的狀態下，使非選擇指形件FGR1為浮動狀態。因此，能夠藉由選擇用於讀取的指形件FGR以及將配線層WC共有化，以此來減少用於驅動字元線WL的電流的消耗量，以及抑制對非選擇指形件FGR1的串STR之通道與字元線WL之間施加電壓。
另外，於時刻t2，對選擇字元線WL亦施加電壓VREAD。例如選擇單元電晶體MT之中之幾個單元電晶體根據其閾值電壓，即使於時刻t3接收讀取電壓Vcgrv亦不會接通。在包含此種單元電晶體MT的串STR中，比接收電壓Vcgrv之單元電晶體MT更靠電晶體SST側之單元電晶體MT之通道在閘極接收電壓VREAD，由此升壓至電壓VREAD。 結果，串STR中之通道的電位不會一致地成為與相對應位元線BL的電位相同的電位。此種狀況能藉由在短時間內對選擇字元線WL施加電壓VREAD來避免，從而使串STR中之通道的電位一致。另外，藉由對選擇字元線WL施加電壓VREAD，能夠在施加讀取電壓Vcgrv之前，將選擇指形件FGR0的串STR之通道中之多餘的電子自通道逐出。例如有以下情形：在寫入後經過長時間後進行讀取之時間點，電子擴散，結果使通道中以非有意的形式分佈著電子。因此，藉由對選擇字元線WL施加電壓VREAD而使選擇指形件FGR0中之全部單元電晶體MT接通，選擇指形件FGR0之通道中之比讀取對象之單元電晶體MT更靠基板sub側的部分的電子被逐出至位元線BL。
(其他)
此外，已知選擇閘極電晶體SST及SSTb之閾值電壓能夠利用例如其電荷儲存膜CI中之電子的量來進行調整。該調整的機制與為了在單元電晶體MT寫入資料而對電荷儲存膜CI注入電子係相同的。已知為此所欲傳達給電晶體SST及/或SSTb之寫入命令(以下，稱為SST寫入 命令)。半導體記憶裝置100能夠識別及執行SST寫入命令。
SST寫入命令指示向電晶體SST及/或SSTb之電荷儲存膜CI中注入的電子。SST寫入命令伴有表示寫入對象之電晶體SST及/或SSTb的位址的信號。半導體記憶裝置100一接收SST寫入命令及表示對象之位址的信號，序列發生器140便控制磁心驅動器160、列解碼器112，對所指示之電晶體SST及/或SSTb之電荷儲存膜CI注入電子。
<第2實施形態>
第2實施形態係以第1實施形態為基礎。
字元線WL及選擇閘極線SGSL以及SGSbL亦可並非如第1實施形態般橫跨兩個指形件FGR，而是橫跨三個以上的指形件FGR。第2實施形態涉及如此之示例。如圖10所示，字元線WL(配線層WC)、選擇閘極線SGSL(配線層SSC)以及選擇閘極線SGSbL(配線層SSbC)橫跨三個指形件FGR0、FGR1及FGR2。同樣，另外的字元線WL及選擇閘極線SGSL以及SGSbL橫跨另外三個指形件FGR3、FGR4及FGR5。
另一方面，選擇閘極線SGDL(配線層SD)於各指形件FGR之間獨立。此方面與第1實施形態相同。
在共有字元線WL及選擇閘極線SGSL以及SGSbL的三個指形件FGR的各組之間，存在有接觸插塞CP1及擴散層nd。
關於第2實施形態中讀取時之電壓施加，與第1實施形態中相同。
進而，字元線WL(配線層WC)、選擇閘極線SGSL(配線層SSC)以及選擇閘極線SGSbL(配線層SSbC)亦可橫跨四個以上的指形件FGR。
根據第2實施形態，亦與第1實施形態同樣，用於字元線WL的配線層WC、用於選擇閘極線SGSL的配線SSC、用於選擇閘極線SGSbL的配線SSbC橫跨複數個指形件FGR，在字元線WL的電位上升期間，選擇指形件FGR之電晶體SST維持為斷開，單元電流Icell自源極線SL 朝向位元線BL流動，在單元電流Icell流動期間，選擇指形件FGR之電晶體SST為二極體連接狀態。因此，能夠獲得與第1實施形態相同的優點。進而藉由如第2實施形態般使配線層WC所跨之指形件之數量多於第1實施形態，能夠更加減少配線層WC之電阻。
<第3實施形態>
第3實施形態係以第1實施形態為基礎，於單元陣列的構造方面與第1實施形態不同。
如圖11~圖13所示，於基板sub上設有絕緣膜21。在絕緣膜21上，設有例如四個鰭式構造24(24-1~24-4)。鰭式構造24沿D2軸延伸，且沿D1軸具有間隔。D1軸及D2軸例如與基板sub平行，且與垂直於基板sub的D3軸正交。D1軸及D2軸相互正交。
各鰭式構造24包含交替地積層的絕緣膜22(22-1~22-4)及半導體膜23(23-1~23-3)。各半導體膜23與半導體柱SP同樣，提供用於一個串STR之通道區域。而且，一個鰭式構造24中之半導體膜23之組相當於圖4的構造的一個指形件FGR中之半導體柱SP之組。因此，圖11~圖13的構造表示四個指形件FGR(FGR0~FGR3)。
於各鰭式構造24的上表面上及側面上，設有隧道絕緣膜TI2、絕緣性之電荷儲存膜CI2、阻擋絕緣膜BI2及導電性的配線層WC2之組。隧道絕緣膜TI2、電荷儲存膜CI2、阻擋絕緣膜BI2及配線層WC2之組具有沿D1軸延伸的帶狀的形狀，沿D2軸相互間具有間隔，且覆蓋各鰭式構造24之側面及上表面。亦即，隧道絕緣膜TI2、電荷儲存膜CI2、阻擋絕緣膜BI2及配線層WC2的一個組橫跨四個指形件FGR0~FGR3。
各隧道絕緣膜TI2沿D1軸延伸，並且覆蓋各鰭式構造24的上表面及側面。於各隧道絕緣膜TI2上，沿該隧道絕緣膜TI2設有一層電荷儲存膜CI2。於各電荷儲存膜CI2上，沿該電荷儲存膜CI2設有一層阻擋 絕緣膜BI2。於各阻擋絕緣膜BI2上，沿該阻擋絕緣膜BI2設有一層配線層WC2。
沿D2軸最靠近前的配線層WC2作為選擇閘極線SGSL發揮功能。各半導體膜23之中被用於選擇閘極線SGSL的各配線層WC2所包圍的區域作為選擇閘極電晶體SST發揮功能。與作為選擇閘極線SGSL發揮功能的配線層WC2相比沿D2軸更靠裏側之複數個(圖12中為四層)配線層WC2作為字元線WL(WL0~WL3)發揮功能。半導體膜23之中被用於字元線WL的各配線層WC2所包圍的區域作為單元電晶體MT發揮功能。
在沿D2軸最靠裏側的配線層WC2(用於字元線WL4的配線層WC2)的更裏側，亦設有隧道絕緣膜TI2、電荷儲存膜CI2、阻擋絕緣膜BI2之組，在阻擋絕緣膜BI2上，設有多層導電膜WC3。各導電膜WC3隔以隧道絕緣膜TI2、電荷儲存膜CI2、阻擋絕緣膜BI2覆蓋一個指形件FGR的上表面及側面。因此，導電膜WC3於各指形件FGR之間獨立。各導電膜WC3作為選擇閘極線SGDL發揮功能。各半導體膜23之中被各導電膜WC3所包圍的區域作為選擇閘極電晶體SDT發揮功能。
在用於選擇閘極線SGSL的配線層WC2的與用於字元線WL1的配線層WC2相反一側，設有接觸插塞CP2。一個接觸插塞CP2設置於一個鰭式構造24的上表面。各接觸插塞CP2藉由相對應之鰭式構造24之中而與該鰭式構造24中之全部半導體膜23接觸。各接觸插塞CP2之上端均與源極線SL連接。
鰭式構造24-1~24-4在一端相互連接。半導體膜23-1的上表面經由接觸插塞CP10與位元線BL0連接。半導體膜23-2的上表面經由接觸插塞CP11與位元線BL1連接。半導體膜23-3的上表面經由接觸插塞CP12與位元線BL2連接。
根據圖11~圖13所示之構造，亦能夠實現與圖3所示之單元陣列 111相同的構造。然而，於以下幾個方面與圖3之電路圖不同。首先，第3實施形態中，未設置選擇閘極電晶體SSTb，選擇閘極電晶體SST直接連接於源極線SL。另外，圖11~圖13表示一個串包含四個單元電晶體MT之示例。另外，圖11~圖13表示四個指形件FGR共有選擇閘極線SGSL之示例。
關於讀取期間對各節點施加電壓，與第1實施形態相同。藉此，根據第3實施形態，亦能夠獲得與第1實施形態相同的優點。
<第4實施形態>
第4實施形態涉及資料電路及頁面緩衝器113中之感測放大器30的詳情。
圖15係用於說明第4實施形態之感測放大器30之動作原理的簡化電路圖。圖15之感測放大器30在位元線BL與SEN節點(感測節點)之間之電流路徑上具備串疊(cascode)連接之第1及第2電晶體Q1、Q2以及連接於該等第1及第2電晶體Q1、Q2之間之第2節點n2與N2節點之間之第3電晶體Q3。第1電晶體Q1作為圖14的開關SW發揮功能。
在位元線BL與CELSRC節點之間，連接著與圖3同樣構成之NAND串STR。第3電晶體Q3之閘極與第1電晶體Q1的汲極一起連接於第1節點n1。在該第1節點n1與位元線BL之間之電流路徑上連接著第4電晶體Q4。該第4電晶體Q4係為了在例如單元電晶體MT之資料抹除時將位元線BL與第1節點n1電截止而設的高耐壓之電晶體。另外，在VDDSA節點與第1節點n1之間，配置著PMOS(P-channel metal oxide semiconductor，P通道金屬氧化物半導體)電晶體Q7。
第2電晶體Q2的汲極為SEN節點，在該SEN節點連接著電容器C的一端。該SEN節點係根據自單元電晶體MT讀取之資料的邏輯對電容器C進行充放電之感測節點。
第1~第4電晶體Q1~Q4與電晶體Q7的接通或斷開之切換控制係 由圖2的序列發生器140進行。第1~第4電晶體Q1~Q4均為NMOS(N-channel metal oxide semiconductor，N通道金屬氧化物半導體)電晶體。
圖16係圖15之時序圖。於對單元電晶體MT進行讀取之情形時，首先，將第1電晶體Q1之閘極電壓1設為高位準，將第2電晶體Q2之閘極電壓2設定低位準(時刻t11)。此時，為了抑制第1電晶體Q1的汲極偏壓依存性，理想的是抑制第2節點n2之電壓變動。為此，只要將第1電晶體Q1之閘極電壓1設定為SASRC節點之電壓+第1電晶體Q1之閾值電壓+過驅動電壓(約0.2V左右)之電壓即可。於該時刻t11，選擇閘極線SGDL為高位準。如於第1實施形態中之記載所述，選擇閘極線SGSL於時刻t11之時間點，已經被施加了用以對電晶體SGSL賦予二極體連接之偏壓之電壓(VBL+VSRC等)。
然後，使NAND串STR的一端側的CELSRC節點(源極線SL)上升至VDDSA(時刻t12)。於此時間點，NAND串STR中之選擇字元線WL被施加讀取電壓Vcgrv。藉由施加電壓Vcgrv，選擇單元電晶體MT只要具有高於電壓Vcgrv之閾值電壓便維持斷開，只要具有低於電壓Vcgrv之閾值電壓便會接通。以下，將具有高於電壓Vcgrv之閾值電壓之單元電晶體MT處理成保持著資料“0”，將具有低於電壓Vcgrv之閾值電壓之單元電晶體MT處理成保持著資料“1”。
利用時刻t12之電壓上升，使位元線BL/BLI之電壓當NAND串STR內之讀取對象之單元電晶體MT之資料為“1”時基本不下降(圖16的實線部分)，當該資料為“0”時大幅度下降(圖16的虛線部分)。
於時刻t12，第1電晶體Q1之閘極電壓1亦被設定為SASRC節點之電壓+第1電晶體Q1之閾值電壓+過驅動電壓。藉此，第1電晶體Q1為接通狀態，第2節點n2被鉗位為SASRC節點之電壓+過驅動電壓之電壓，而成為與第1電晶體Q1的汲極電壓(節點n1之電壓)之電壓相同 或比它略低之電壓。另外，第1節點n1成為與在位元線BL中流動之單元電流相應之電壓。第2節點n2高於SASRC節點之電壓，且第1節點n1之電壓被施加至第3電晶體Q3之閘極，因此第3電晶體Q3作為二極體動作。藉此，自CELSRC節點通過NAND串STR與位元線BL流動的電流依次通過第4電晶體Q4、第1電晶體Q1及第3電晶體Q3流入至N2節點。
自時刻t12起經過一段時間後，位元線BL的電位與第1及第3電晶體Q1、Q3之間之第2節點n2的電位穩定。在此狀態下，將第1電晶體Q1與第4電晶體Q4斷開，且對第2電晶體Q2之閘極施加與時刻t11之閘極電壓1相同之閘極電壓2(時刻t13)。更具體而言，閘極電壓2為SASRC節點之電壓+第2電晶體Q2之閾值電壓+過驅動電壓。藉此，第2節點n2被維持為與時刻t11時相同之電壓位準。第1電晶體Q1與第4電晶體Q4均斷開，由此第1節點n1成為高阻抗狀態，第1節點n1被保持為時刻t13以前的電位。
藉由將時刻t13之第2電晶體Q2之閘極電壓2設為與時刻t11之第1電晶體Q1之閘極電壓1相同，亦維持節點n2之電壓位準，第3電晶體Q3於時刻t13以後亦作為二極體動作，來自SEN節點的電流通過第2電晶體Q2與第3電晶體Q3而流至SASRC節點。於時刻t13之時間點，根據NAND串STR內之讀取對象單元之資料邏輯，位元線BL的電位不同，因此，根據該電位，於時刻t13以後自SEN節點流至SASRC節點的電流亦不同，SEN節點的電位根據流動的電流而定。藉由感測(sense)該SEN節點的電位，而辨別資料“0”與“1”。
如此，於時刻t13切換第1電晶體Q1與第2電晶體Q2的接通/斷開之前後，以第1節點n1與第2節點n2的電位各自不變的方式，控制第1及第2電晶體Q1、Q2之閘極電壓1、2。藉此，即使切換第1及第2電晶體Q1、Q2的接通/斷開，在第3電晶體Q3的汲極-源極間流動的電 流亦大致相同。
上述說明中，當將第1電晶體Q1斷開且將第2電晶體Q2接通時，將第4電晶體Q4斷開，將第1節點n1設定為高阻抗狀態，但亦可不將第4電晶體Q4斷開，取而代之將NAND串STR內的選擇閘極電晶體SDT、SST之至少一者斷開。
如此，第4實施形態中，於對單元電晶體MT進行讀取時，使第1電晶體Q1接通以使來自位元線BL的電流流入二極體連接之第3電晶體Q3，使位元線BL及第2節點n2的電位穩定化之後，使第2電晶體Q2接通以使來自SEN節點的電流流入二極體連接之第3電晶體Q3，使SEN節點放電。亦即，本實施形態中，不管第1及第2電晶體Q1、Q2中之哪一個接通，均會使第3電晶體Q3作為二極體動作，因此來自SEN節點的放電電流不會流動至單元側。藉此，能夠不依存於NAND串STR的一端側的CELSRC節點之電壓而對單元電晶體MT進行讀取，能夠不使作為單元電晶體MT的可靠性降低的主要原因的CELSRC節點之電壓降低，而降低SEN節點之電壓來進行讀取，從而能夠不降低單元電晶體MT的可靠性地進行低電壓驅動。
另外，能夠不對CELSRC節點的電位造成影響地調整N2節點的電位，如下所述，藉由調整SASRC節點的電位，能夠調整單元電晶體MT之溫度特性或單元電流路徑之電阻的變動、或二極體連接之第3電晶體Q3之閾值偏差等。
<第5實施形態>
以下所說明之第5實施形態中使第4實施形態之感測放大器30更具體化。
圖17係第5實施形態之感測放大器30之電路圖。圖17中，對與圖15在功能上相同之電晶體標附相同符號。圖17之感測放大器30除了具有圖15所示之第1~第4電晶體Q1~Q4以外，更具有第5~第15電晶體 Q5~Q15與鎖存部31。
第5電晶體Q5連接於第3電晶體Q3之閘極-源極間。設置第5電晶體Q5係為了於對單元電晶體MT寫入資料時，使自位元線BL流動的電流不經由第1及第2電晶體Q1、Q2便流入第3節點n3。第5電晶體Q5根據GRS信號在接通與斷開之間進行切換。
第6電晶體Q6配置於第3電晶體Q3的源極與SASRC節點之間，且根據INV信號而在接通與斷開之間切換。第6電晶體Q6作為圖14的開關SW發揮功能。
第7電晶體Q7與第8電晶體Q8串疊連接於電源電壓節點VDD與第2節點n2之間。第7電晶體Q7係根據INV信號而在接通與斷開之間切換，第8電晶體Q8係根據BLX信號而在接通與斷開之間切換。
第9電晶體Q9配置於LBUS節點與SEN節點之間，且根據BLQ信號而在接通與斷開之間切換。第10電晶體Q10與第11電晶體Q11串疊連接於LBUS節點與CLK節點之間。第10電晶體Q10係根據STB信號而在接通與斷開之間切換。
第12電晶體Q12配置於LBUS節點與鎖存部31的輸入節點之間，且根據STI信號而在接通與斷開之間切換。第13電晶體Q13配置於LBUS節點與鎖存部31之輸出節點之間，且根據STL信號而在接通與斷開之間切換。
第14電晶體Q14與第15電晶體Q15串疊連接於電源電壓節點VDD與接地節點之間。如下所述，第14電晶體Q14與第15電晶體Q15作為在鎖定時強制地使鎖存部31的鎖存資料的邏輯反轉的鎖定控制部動作。第14電晶體Q14係根據LPCn信號而在接通與斷開之間切換，且第15電晶體Q15係根據LDC信號而在接通與斷開之間切換。
第7電晶體Q7與第14電晶體Q14為PMOS電晶體，其他電晶體為NMOS電晶體。
輸入至第6及第7電晶體Q6、Q7之閘極的INV信號係與鎖存部31的鎖存資料INV邏輯相同的信號。
圖17中，示出以下之示例：對第1電晶體Q1之閘極供給BLC信號，對第2電晶體Q2之閘極供給XXL信號，對第3電晶體Q3之閘極供給BLI信號，對第4電晶體Q4之閘極供給BLS信號，對第5電晶體Q5之閘極供給GRS信號。BLC信號對應於圖15的1信號，XXL信號對應於2信號。
圖18及圖19係表示圖17之感測放大器30之動作時序之時序圖。圖18表示自單元電晶體MT讀取有效資料後進行不使讀取電流流動的鎖定動作時之動作時序，圖19表示不進行鎖定動作時之動作時序。如此，圖17之感測放大器30針對是否進行鎖定動作，能夠任意地變更設定。
圖18及圖19之時序圖表示對經多值寫入之單元電晶體MT進行讀取之動作時序。例如於對被寫入四進制資料之單元電晶體MT進行讀取之情形時，分UpperRead(上位讀取)與LowerRead(下位讀取)進行，但圖18及圖19表示UpperRead之動作時序。
於圖18及圖19之時序圖中，示出IDSA(C位準)、IDSA(A/B位準)、IDSA(Er位準)分別讀取單元電晶體MT的C位準、A/B位準、Er位準時，在二極體連接之第3電晶體Q3的汲極-源極間流動的電流波形。圖18及圖19的除此以外的信號波形為電壓波形。
於圖18之時刻t21，INV信號自低位準變化為高位準。此時，CELSRC節點、BLS信號、BLS信號及BLX信號分別成為高電壓。藉此，電流自CELSRC節點依次通過NAND串STR、第4電晶體Q4、第1電晶體Q1、第3電晶體Q3、第6電晶體Q6流入SASRC節點，位元線BL及第2節點n2的電位不久便穩定化。位元線BL及第2節點n2的電位分別如上所述成為與NAND串STR內之讀取對象單元之資料邏輯相應的 電位。
於時刻t22，若BLS信號、BLC信號及BLX信號為低位準且XXL信號成為高位準，則電流自SEN節點通過第2電晶體Q2、第3電晶體Q3及第6電晶體Q6流入N2節點。
藉此，SEN節點如圖18的虛線或一點鏈線所示，成為與緊鄰時刻t22之前之第2節點n2的電位相應的電位。鎖存部31於時刻t23~t24時，將與SEN節點的電位相應的邏輯之資料進行鎖存。
圖20係圖18之時刻t23~t24期間的詳細時序圖。圖20(a)之時序圖表示SEN節點為低位準電位時、亦即自單元電晶體MT讀取之資料為“0”時之動作時序，且圖20(b)之時序圖表示SEN節點為高位準電位時之動作時序。
於圖20(a)之時刻t31，當LDC信號成為高位準時，第15電晶體Q15接通，LBUS節點成為低位準。然後，於時刻t32，當STI信號為高位準時，第12電晶體Q12接通，鎖存部31的輸入節點INV成為與SEN節點相同的低位準電位。鎖存部31的輸入節點INV與圖17所示之INV信號電導通。
本來，當SEN節點為低位準電位時，第11電晶體Q11斷開，LBUS節點保持為高位準電位。本實施形態中，於讀取有效資料後，進行使INV信號為低位準以免來自SEN節點的電流流動至N2節點的鎖定動作。因此，於時刻t32，使INV信號為低位準。
此外，鎖存部31包含反向並聯連接之時控反相器，且將已鎖存之資料反相輸出，因此必須在第13電晶體Q13接通之時刻t35之前，使LBUS節點的邏輯與鎖存部31之輸出節點的邏輯相同，以免邏輯不同的信號發生衝突。因此，於時刻t33，將LPCn信號設為低位準，將LBUS節點自低位準變為高位準。
當SEN節點為高位準電位時，仍未自單元電晶體MT進行有效讀 取，因此如圖20(b)所示，於時刻t32將INV信號暫時設為低位準之後，於時刻t35恢復為高位準。
若將圖18與圖19之動作時序進行比較的話，圖18與圖19中之不同之處在於：在SEN節點設定與自單元電晶體MT讀取之資料的邏輯相應的電位之後，將SEN節點的電位寫入至鎖存部31之期間t23~t24與該期間以後之動作時序。於不進行鎖定動作之情形時，如圖19所示，於時刻t24將INV信號設為高位準，因此第6電晶體Q6接通，來自位元線BL或SEN節點的電流經由第6電晶體Q6持續流動至N2節點。
圖17之感測放大器30不僅能夠以如圖18~圖20所示之感測方式(以下，為新感測方式)對單元電晶體MT進行讀取，而且以既有的ABL方式亦能夠對單元電晶體MT進行讀取。
圖21係以ABL方式對單元電晶體MT進行讀取時之動作時序圖。ABL方式中，首先對全部位元線BL進行預充電(時刻t41~t42)。在該期間內，INV信號為低位準。藉此，電流依次通過第7電晶體Q7、第8電晶體Q8、第1電晶體Q1、第4電晶體Q4流動至位元線BL。
於時刻t42，提高XXL信號的電位位準，將第2電晶體Q2接通。藉此，來自SEN節點的電流經由第2電晶體Q2、第1電晶體Q1及第4電晶體Q4流動至位元線BL。流動的電流量根據緊鄰時刻t42之前的位元線BL的電位而變化，藉此，SEN節點的電位成為與讀取對象之單元電晶體MT之資料相應的電位位準。
然後，於時刻t43，INV信號成為高位準，但XXL信號的位準被放電至0V，因此電流未自SEN節點流動至N2節點。
圖22係利用圖17之感測放大器30對單元電晶體MT進行寫入(編程)時之動作時序圖。圖17之感測放大器30還可以視需要進行QPW(QuickPass Write，快速通過寫入)。圖22中示出進行QPW的位元線BL(VL passed)、不進行QPW的位元線BL(VL not passed)以及非寫入 對象之位元線BL(inhibit)此三條位元線BL之電壓波形。SGD係NAND串STR內的選擇閘極電晶體之閘極電壓波形。
QPW中，為了使施加至寫入對象單元電晶體MT的寫入電壓階段性地增加，如圖22的虛線所示，BLC信號、BLX信號及GRS信號暫時大幅度下降後(時刻t51)，稍微提昇(時刻t52)，位元線BL(VL passed)之電壓亦隨之稍微提昇。
圖17之感測放大器30亦可採用分偶數位元線BL與奇數位元線BL對單元電晶體MT進行讀取之感測方式。
圖23係使用圖17之感測放大器30分偶數位元線BL與奇數位元線BL對單元電晶體MT進行讀取時之動作時序圖。圖23中，將對應於第偶數條及第奇數條之位元線之第1電晶體Q1之閘極信號分別記作BLCE、BLC0。同樣，將對應於第偶數條及第奇數條之位元線之第5電晶體Q5之閘極信號分別記作GRSE、GRS0。圖23之時序圖表示選擇偶數位元線BL而不選擇奇數位元線BL時之動作時序。於時刻t61將全部位元線BL暫時鉗位為指定電壓後，將進行讀取的偶數位元線BL設定為與NAND串STR內之讀取對象單元相應的電位，奇數位元線BL則按原樣維持鉗位後之電壓(時刻t62)。如圖23，在進行偶數位元線BL之讀取期間將奇數位元線BL鉗位，在進行奇數位元線BL之讀取期間將偶數位元線BL鉗位，藉此，能夠不受相鄰位元線BL的電位變動的影響地感測位元線BL的電位，因而能夠提高資料之讀取精度。
採用圖18~圖20所示之新感測方式、鎖定動作、圖21所示之ABL感測方式、圖22所示之QPW、圖23所示之感測方式中之哪一種可由圖1所示之記憶體控制器200任意地設定。
如此，第5實施形態之感測放大器30具有與第4實施形態相同之第1~第4電晶體Q1~Q4，因此能夠獲得與第4實施形態相同的效果。另外，本實施形態之感測放大器30既可以採用使電流自SEN節點經由 被二極體連接之第3電晶體Q3流入SASRC節點的新感測方式，又可以採用既有的ABL方式。另外，針對自單元電晶體MT讀取有效資料後是否進行鎖定動作，能夠任意地設定。進而，針對是否進行QPW，亦能夠任意地設定。另外，還可以採用分偶數位元線BL與奇數位元線BL進行資料讀取之感測方式。
<第6實施形態>
圖17之感測放大器30為了進行鎖定動作，在第2節點n2與SASRC節點之間配置第6電晶體Q6，但於無須進行鎖定動作之情形時，能夠設為與圖17不同之電路構成。
圖24係第6實施形態之感測放大器30之電路圖。圖24中，對與圖17共通之構成部分標附相同符號，以下，以不同點為中心進行說明。圖24之感測放大器30之第3電晶體Q3、第5電晶體Q5及第6電晶體Q6的連接與圖17不同。
於圖24中，第5電晶體Q5與第3電晶體Q3串疊連接於第2節點n2與SASRC節點之間。另外，第6電晶體Q6配置於第2節點n2與SASRC節點之間。第5電晶體Q5作為圖14的開關SW發揮功能。
圖17中，被輸入至第5電晶體Q5之閘極的GRS信號於讀取時為低位準，在寫入時成為高位準，但圖24中，GRS信號於讀取時為高位準，在寫入時成為低位準。因此，第3電晶體Q3於讀取時作為二極體動作，在寫入時與第1節點n1截止。
於圖24之情形時，當INV信號成為低位準時，第6電晶體Q6便斷開，來自SEN節點的電流通過第5電晶體Q5與二極體連接之第3電晶體Q3流動至SASRC節點。因此，無法進行鎖定動作。
如此，第6實施形態之感測放大器30無法進行鎖定動作，但除此以外能夠獲得與第5實施形態相同的效果。
<第7實施形態>
如上所述，圖17或圖24所示之感測放大器30能夠於讀取時使電流自SEN節點流入SASRC節點的新感測方式與使電流自SEN節點流入位元線BL側的既有的ABL方式之間任意地切換並予以實施，該切換控制可以由圖2的半導體記憶裝置100內的序列發生器140進行，或者亦可由與記憶裝置100單獨地設置的記憶體控制器200進行。
圖25係具備記憶體控制器200與半導體記憶裝置100的記憶系統1的概略性框圖。記憶體控制器200接收來自處理器(主機裝置)43之指示，對半導體記憶裝置100進行存取，以進行資料的寫入或讀取。另外，如上所述，記憶體控制器200能夠切換感測放大器30之感測方式。
作為指示切換感測方式的方法，能考慮到例如以前綴命令作出之指示、以SetFeature命令序列作出之指示及以參數集作出之指示中之任一種。或者，亦可採用其他指示方法。
圖26係以前綴命令指示時的概略性時序圖。圖26表示於讀取經多值寫入之單元電晶體MT之資料之情形時在A位準之讀取與C位準之讀取中改變感測方式之示例。
於有以前綴命令作出之指示之情形時，例如在A位準採用新感測方式，在C位準採用ABL感測方式。於無以前綴命令作出之指示之情形時，在A位準與C位準兩者均採用新感測方式。
如圖27所示，記憶體控制器200依次將外部前綴命令、讀取命令00h、讀取位址、讀取命令30h經由例如I/O(input-output，輸入輸出)匯流排等發送給半導體記憶裝置100。半導體記憶裝置100內的序列發生器140解讀外部前綴命令，選擇新感測方式與ABL感測方式中之任一種。
如此，第7實施形態中，能夠自半導體記憶裝置100之外部對感測放大器30之感測方式變更設定，因此變得容易進行感測放大器30之 動作確認。
<第8實施形態>
圖17等之感測放大器30在二極體連接之第3電晶體Q3的源極側設有N2節點。藉由調整該SASRC節點之電壓，能夠改變位元線BL之電壓。改變位元線BL之電壓的目的在於例如：1)為了調整單元電流；2)為了抵消單元電流路徑之電阻的變動；以及3)為了消除二極體連接之第3電晶體Q3之閾值的變動等。
圖28係表示調整SASRC節點之電壓之電壓調整部51之一例之電路圖。圖28之電壓調整部51具有配置於SASRC節點與接地節點之間之電晶體52以及調整該電晶體52之閘極電壓之比較器53。比較器53將SASRC節點之電壓與基準電壓Vref進行比較，若SASRC節點之電壓高，則便降低電晶體52之閘極電壓，若SASRC節點之電壓低，則便提高電晶體52之閘極電壓。
1)當周圍溫度上升時，通常單元電晶體MT之閾值會變低。當單元電晶體MT之閾值變低時，電流便容易自CELSRC節點通過NAND串STR流動至位元線BL，從而使位元線BL之電壓上升。於此種情形時，若提高SASRC節點之電壓，則電流便不易流動至二極體連接之第3電晶體Q3的汲極-源極間，因此能夠抑制在位元線BL中流動的電流量。藉此，於周圍溫度上升之情形時，例如使用圖28之電路將SASRC節點設定地較高即可。
2)自NAND串STR至感測放大器30之距離越長，受位元線BL之電阻之影響越深。亦即，通過位元線BL之單元電流路徑之電阻變高，位元線BL之電壓變低。因此，於讀取位於遠離感測放大器30之位置之單元區塊內之單元電晶體MT之資料時，例如使用圖28之電路降低SASRC節點之電壓，增加在位元線BL中流動的電流。
3)二極體連接之第3電晶體Q3具有閾值偏差。於閾值低之情形 時，電流容易自位元線BL流動至第3電晶體Q3，因此於此種情形時，例如使用圖28之電路將SASRC節點設定得較高即可。相反，於閾值高之情形時，電流不易自位元線BL流動至第3電晶體Q3，因此將SASRC節點設定得較低即可。
圖28中，示出了在SASRC節點連接用於調整電壓之電路之示例，但亦可於圖17等之第3電晶體Q3與第6電晶體Q6之間之第3節點n3連接該電路。
如此，第8實施形態中，設置調整SASRC節點之電壓之電路，因此能夠抵消因溫度導致之單元電流的變化、單元電流路徑之電阻變動以及二極體連接之第3電晶體Q3之閾值偏差，能夠使穩定的電流流入位元線BL，從而使資料讀取的可靠性提高。
<第9實施形態>
如上述第8實施形態中之說明所述，SASRC節點之電壓有可能因1)周圍溫度、2)自NAND串STR至感測放大器30之距離、3)二極體連接之第3電晶體Q3之閾值偏差而變動。藉此，由圖28之比較器53用以與SASRC節點之電壓進行比較的基準電壓Vref亦必須將上述1)~3)考慮在內進行調整。亦即，於SASRC節點之電壓因上述1)~3)變動之情形時，理想的是基準電壓Vref亦變動上述變動量。因此，以下所說明之第9實施形態之特徵在於，於圖28之電壓調整部51中追加有用以產生基準電壓Vref的基準電壓產生電路。該基準電壓產生電路中，將上述1)~3)考慮在內來調整基準電壓Vref。
該基準電壓產生電路無須針對各感測放大器30分別設置，能夠由複數個感測放大器30共用一個基準電壓產生電路。例如，亦可於每個記憶體組設置基準電壓產生電路。於此種情形時，在與一個記憶體組內之全部SASRC節點之電壓的比較中使用由相對應之基準電壓產生電路所產生的基準電壓Vref。
圖29係表示基準電壓產生電路61之一例之電路圖。圖29之基準電壓產生電路61具有電流源62、電阻複製部63、二極體複製部64以及反饋控制部65。此外，圖29中，將圖15等之二極體連接之電晶體Q3記作電流源Q3。
電流源62產生與流動於讀取對象之NAND串STR的電流相應的電流。電流源62未必需要設置於基準電壓產生電路61內，只要設置於半導體記憶裝置100內即可。電流源62產生之電流係預先設定的。更具體而言，理想的是電流源62產生之電流被設定為感測放大器30將NAND串STR內的任意之單元電晶體MT判定為ON(接通)單元之邊界的電流。如上所述，當周圍溫度上升時，通常單元電晶體MT之閾值會變低，流動於NAND串STR中之單元電流增大。藉此，亦可根據周圍溫度，對自電流源62輸出之電流進行可變控制。或者，於設計圖29之基準電壓產生電路61時，亦可預先設想周圍溫度，根據所設想之溫度，將自電流源62輸出之電流值設定為固定值。
電阻複製部63連接於電流源62之電流路徑，且具有與位元線之電阻值相應之電阻值。亦即，電阻複製部63具有與讀取電流自讀取對象之NAND串STR流動至位元線BL時的位元線BL之電阻值相當之電阻值。根據NAND串STR與感測放大器30之距離，位元線之電阻值會有所變化，因此理想的是電阻複製部63之電阻值根據進行哪個NAND串STR之讀取來進行可變調整。電阻複製部63之電阻部的調整係例如由圖2所示之序列發生器140進行，根據半導體記憶裝置100內的各NAND串STR與感測放大器30之距離來精細地調整電阻複製部63之電阻值會使序列發生器140之處理負擔較大。藉此，亦可事先準備電阻複製部63之幾個電阻值，並自其中選擇一個。
二極體複製部64係連接於電阻複製部63之一端與基準電壓Vref之輸出節點n0之間，且模擬第3電晶體Q3之電氣特性的電晶體。第3電 晶體Q3係針對各SEN節點分別設置，且於半導體記憶裝置100內設有複數個第3電晶體Q3。各個第3電晶體Q3各自之電氣特性存在少許偏差，因此二極體複製部64亦可為將以與第3電晶體Q3相同的設計基準形成之複數個電晶體並聯連接而成的部件。藉由將複數個電晶體並聯連接，能夠使各個電晶體之電氣特性的偏差平均化，因此能夠減少與第3電晶體Q3之電氣特性的差異。此外，於使二極體複製部64包含複數個電晶體之情形時，必須對照複數個電晶體之數量，亦對自電流源62流入之電流進行調整。
第3電晶體Q3具有閾值偏差與溫度特性之偏差，但如上所述，藉由將以與第3電晶體Q3相同設計基準形成之複數個電晶體並聯連接來構成二極體複製部64，能夠抵消閾值偏差與溫度特性之偏差。
反饋控制部65具有比較器66、PMOS電晶體67及NMOS電晶體68。比較器66將電流源62與電阻複製部63之連接節點之電壓與指定之閾值電壓VREF_SRC進行比較，輸出表示兩電壓之大小關係的二進制信號。該二進制信號被輸入至PMOS電晶體67之閘極。PMOS電晶體67與NMOS電晶體68級聯連接於電源節點與接地節點之間，且兩電晶體之汲極成為基準電壓產生電路61之輸出節點n0，自該輸出節點n0輸出基準電壓Vref。基準電壓產生電路61之輸出節點n0進而連接於二極體複製部64的源極，藉此，以電流源62與電阻複製部63之連接節點之電壓與指定之閾值電壓VREF_SRC一致的方式進行反饋控制。
比較器66對電流源62與電阻複製部63之連接節點之電壓進行反饋控制的理由在於，該連接節點之電壓係相當於讀取對象之NAND串STR的位元線電壓之電壓，圖29之基準電壓產生電路61監視讀取對象之NAND串STR的位元線電壓，並進行與產生基準電壓Vref等效的處理。
讀取對象之NAND串STR之位元線電壓根據NAND串STR之溫度 特性而變動。藉此，理想的是將NAND串STR之溫度特性考慮在內來設定閾值電壓VREF_SRC。此外，閾值電壓VREF_SRC一旦設定後，亦可不進行變更，例如亦可根據由溫度傳感器等檢測出之溫度，對閾值電壓VREF_SRC進行可變控制。
如此，第9實施形態中，於具有與自NAND串STR通過位元線BL與第3電晶體Q3到達至SASRC節點為止之電流路徑相同之電流路徑的基準電壓產生電路61，產生成為用以調整SASRC節點之電壓的基準的基準電壓Vref，因此能夠高精度地調整SASRC節點之電壓。更具體而言，將1)周圍溫度、2)自NAND串STR至感測放大器30之距離以及3)二極體連接之第3電晶體Q3之閾值偏差考慮在內而產生基準電壓Vref，因此有可能因1)~3)變動的SASRC節點之電壓與基準電壓Vref的差電壓不會受到上述1)~3)的影響。藉此，能夠不受上述1)~3)的影響，而對照基準電壓Vref高精度地調整SASRC節點之電壓。
此外，於各實施形態中，能夠適用以下事項。
於多值位準之讀取動作(讀取)中，被施加至在A位準之讀取動作中所選擇之字元線之電壓例如為0V~0.55V之間。不限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V及0.5V~0.55V中任一範圍之間。
被施加至在B位準之讀取動作中所選擇之字元線之電壓例如為1.5V~2.3V之間。不限定於此，亦可設為1.75V~1.8V、1.8V~1.95V、1.95V~2.1V及2.1V~2.3V中任一範圍之間。
被施加至在C位準之讀取動作中所選擇之字元線之電壓例如為3.0V~4.0V之間。不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.7V及3.7V~4.0V中任一範圍之間。
作為讀取動作的時間(tR)，例如可設為25μs~38μs、38μs~70μs及70μs~80μs中任一範圍之間。
寫入動作包括編程動作及驗證動作。寫入動作中，最初施加至編程動作時所選擇之字元線之電壓例如為13.7V~14.3V之間。不限定於此，例如亦可設為13.7V~14.0V及14.0V~14.7V中任一範圍之間。
亦可將對第奇數條之字元線進行寫入時最初施加至所選擇字元線之電壓與對第偶數條字元線進行寫入時最初施加至所選擇字元線之電壓進行變更。
在將編程動作設為ISPP(Incremental Step Pulse Program，增量階躍脈衝編程)方式時，作為升壓之電壓，例如可列舉0.5V左右。
作為被施加至非選擇字元線之電壓，例如可設為7.0V~7.3V之間。並不限定於此種情形，例如亦可設為7.3V~8.4V之間，還可設為7.0V以下。
亦可根據非選擇字元線為第奇數條字元線或者為第偶數條字元線來改變所欲施加之通過電壓(pass voltage)。
作為寫入動作之時間(tProg)，例如可設為1700μs~1800μs、1800μs~1900μs及1900μs~2000μs中任一範圍之間。
抹除動作中，最初施加至形成於半導體基板上部且上方配置有記憶體單元的阱之電壓例如為12V~13.7V之間。不限定於此種情形，例如亦可為13.7V~14.8V、14.8V~19.0V、19.0~19.8V及19.8V~21V中任一範圍之間。
作為抹除動作之時間(tErase)，例如可設為3000μs~4000μs、4000μs~5000μs及4000μs~9000μs中任一範圍之間。
記憶體單元具有於半導體基板(矽基板)上隔以膜厚為4~10nm之隧道絕緣膜配置的電荷儲存層。該電荷儲存層可以為膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽的積層構造。另外，可於多晶矽中添加Ru等金屬。於電荷儲存層上形成絕緣膜。該 絕緣膜具有例如由膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜所夾著的膜厚為4~10nm的氧化矽膜。作為High-k膜，可列舉HfO等。另外，氧化矽膜之膜厚可以比High-k膜之膜厚更厚。在絕緣膜上，隔以膜厚為3~10nm之功函數調整用材料形成膜厚為30nm~70nm之控制電極。此處，功函數調整用材料為TaO等金屬氧化膜或TaN等金屬氮化膜。作為控制電極，可以使用W等。
另外，可於記憶體單元間形成氣隙。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出的，並未旨在限定發明之範圍。該等新穎的實施形態能夠以其他多種方式實施，且能夠於不脫離發明主旨的範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等範圍內。
112‧‧‧列解碼器
113‧‧‧資料電路及頁面緩衝器
160‧‧‧磁心驅動器
BL(BL0~BLm)‧‧‧位元線
BLK‧‧‧區塊
FGR(FGR0~FGRk)‧‧‧指形件
MT(MT0~MTn)‧‧‧單元電晶體
SGDdrv、SGSdrv、SGSbdrv、CGdrv、SLdrv‧‧‧驅動器
SGDL(SGDL0~SGDL3)、SGSL(SGSL0、SGSL1)、SGSbL(SGSbL0、SGSbL1)‧‧‧選擇閘極線
SL‧‧‧源極線
SST(SST0~SST3)、SDT(SDT0~SDT3)、SSTb(SSTb0~SSTb3)‧‧‧選擇閘極電晶體
STR‧‧‧串
WL(WL0~WLn)‧‧‧字元線

Claims (19)

  1. 一種半導體記憶裝置，其包括：第1串，其包括與源極線串聯連接之第1電晶體、與上述第1電晶體串聯連接之第2電晶體、及串聯連接於上述第2電晶體與位元線之間之第1單元電晶體；以及第2串，其包括與上述源極線串聯連接之第3電晶體、與上述第3電晶體串聯連接之第4電晶體、及串聯連接於上述第4電晶體與上述位元線之間之第2單元電晶體；且於讀取時，上述第4電晶體之閘極被施加使上述第4電晶體斷開之電壓，於開始對上述第1單元電晶體之閘極施加電壓後，上述第4電晶體之閘極被施加與施加至上述源極線之電壓實質上相同之電壓。
  2. 如請求項1之半導體記憶裝置，其中上述第1串更具備第5電晶體，上述第2串更具備第6電晶體，且於上述讀取時，上述第5電晶體之閘極被施加比施加至上述第6電晶體之閘極之電壓更高之電壓。
  3. 如請求項2之半導體記憶裝置，其中上述第1單元電晶體連接於上述第2電晶體與上述第5電晶體之間，且上述第2單元電晶體連接於上述第4電晶體與上述第6電晶體之間。
  4. 如請求項3之半導體記憶裝置，其中上述第4電晶體之閘極與上述第2電晶體之閘極連接。
  5. 如請求項4之半導體記憶裝置，其中上述第1單元電晶體之一個閘極與上述第2單元電晶體之一個閘極連接。
  6. 如請求項1之半導體記憶裝置，其中於上述讀取時，在上述第4電晶體之閘極被施加使上述第4電晶體斷開之電壓期間，開始對上述第1單元電晶體之閘極施加電壓。
  7. 如請求項1之半導體記憶裝置，其中於上述第1單元電晶體之閘極被施加比開始上述讀取之前所施加之電壓更大之電壓期間，上述第4電晶體之閘極被施加與施加至上述源極線之電壓實質上相同之電壓。
  8. 一種半導體記憶裝置，其包括：第1串，其包括與源極線串聯連接之第1電晶體、與上述第1電晶體串聯連接之第2電晶體、及串聯連接於上述第2電晶體與位元線之間之第1單元電晶體；以及第2串，其包括與上述源極線串聯連接之第3電晶體、與上述第3電晶體串聯連接之第4電晶體、及串聯連接於上述第4電晶體與上述位元線之間之第2單元電晶體；且於讀取時，於開始對上述第1單元電晶體之閘極施加電壓後，上述第2電晶體之閘極被施加與施加至上述源極線之電壓實質上相同之電壓。
  9. 如請求項8之半導體記憶裝置，其中上述第1串更具備第5電晶體，上述第2串更具備第6電晶體，且於上述讀取時，上述第5電晶體之閘極被施加比施加至上述第6電晶體之閘極之電壓更高之電壓。
  10. 如請求項9之半導體記憶裝置，其中上述第1單元電晶體連接於上述第2電晶體與上述第5電晶體之間，且上述第2單元電晶體連接於上述第4電晶體與上述第6電晶體之間。
  11. 如請求項10之半導體記憶裝置，其中上述第4電晶體之閘極與上述第2電晶體之閘極連接。
  12. 如請求項11之半導體記憶裝置，其中上述第1單元電晶體之一個閘極與上述第2單元電晶體之一個閘極連接。
  13. 如請求項8之半導體記憶裝置，其中於讀取時，在上述第4電晶體之閘極被施加使上述第4電晶體斷開之電壓期間，開始對上述第1單元電晶體之閘極施加電壓。
  14. 如請求項8之半導體記憶裝置，其中於上述第1單元電晶體之閘極被施加比開始上述讀取之前所施加之電壓更大之電壓期間，上述第4電晶體之閘極被施加與施加至上述源極線之電壓實質上相同之電壓。
  15. 一種半導體記憶裝置，其包括：第1串，其包括與源極線串聯連接之第1電晶體、與上述第1電晶體串聯連接之第2電晶體、及串聯連接於上述第2電晶體與位元線之間之第1單元電晶體；第2串，其包括與上述源極線串聯連接之第3電晶體、與上述第3電晶體串聯連接之第4電晶體、及串聯連接於上述第4電晶體與上述位元線之間之第2單元電晶體，且上述第2電晶體之閘極與上述第4電晶體之閘極連接；第1電晶體，其電性連接於上述位元線與第1節點之間；第2電晶體，其電性連接於上述第1節點與第2節點之間；以及第3電晶體，其連接於上述第1節點與第3節點之間，且閘極與上述位元線電性連接。
  16. 如請求項15之半導體記憶裝置，其中上述第2節點與鎖存電路電性連接。
  17. 如請求項15之半導體記憶裝置，其中上述第3節點之電壓能夠調 整。
  18. 如請求項15之半導體記憶裝置，其中上述第3節點與電壓產生電路連接。
  19. 如請求項15之半導體記憶裝置，其中上述第1電晶體之源極及汲極之一者與上述位元線電性連接，上述第1電晶體之源極及汲極之另一者與上述第1節點電性連接，上述第2電晶體之源極及汲極之一者與上述第1節點電性連接，上述第2電晶體之上述源極及汲極之另一者與上述第2節點電性連接，且上述第3電晶體之源極及汲極之一者與上述第1節點電性連接，上述第3電晶體之上述源極及汲極之另一者與上述第3節點電性連接。
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