CN102782763B - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN102782763B CN102782763B CN201080065188.8A CN201080065188A CN102782763B CN 102782763 B CN102782763 B CN 102782763B CN 201080065188 A CN201080065188 A CN 201080065188A CN 102782763 B CN102782763 B CN 102782763B
- Authority
- CN
- China
- Prior art keywords
- switch
- storage unit
- voltage
- output
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003860 storage Methods 0.000 title claims abstract description 225
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000014759 maintenance of location Effects 0.000 claims 4
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 description 9
- 101000806601 Homo sapiens V-type proton ATPase catalytic subunit A Proteins 0.000 description 9
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 description 9
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 description 6
- 102100037979 V-type proton ATPase 116 kDa subunit a 1 Human genes 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
Abstract
本发明是提供一种半导体存储装置。在该半导体存储装置中，调节器(201)的输出被连接至第一、第二开关(202)、(203)的输入，所述第一开关(202)的输出在第一模式时，与提供存储单元(207)的漏极电压的总线连接，所述第二开关(203)的输出在第二模式时，与提供存储单元(207)的栅极电压的总线连接。此外，与所述第二开关(203)并列设置有第四开关(204)。该第四开关(204)的输出侧与所述第二开关(203)的输出侧连接，并提供第一模式时的存储单元(207)的栅极电压。因此，通过一个调节器来兼用存储单元的漏极电压用调节器、和存储单元的栅极电压用调节器这两个调节器。
Description
技术领域
本发明涉及半导体存储装置，特别涉及EEPROM(ElectricErasableProgrammableReadOnlyMemory：)等非易失性存储器。
背景技术
在EEPROM中，能够通过电信号来删除或改写存储单元的存储内容。在具体的写入中，有的利用HCI(HotCarrierInjection：热载流子注入)。此时，对存储单元的栅极施加第一调节器输出，并且，第二调制器输出与电压施加晶体管的栅极连接，一边从所述电压施加晶体管的漏极端对所述存储单元的漏极端施加电压，一边调整存储单元的栅极电压。这样的技术，例如，被记载于专利文献1中。
现有技术文献
专利文献
专利文献1：JP特开2008-217914号公报
发明的概要
发明所要解决的技术问题
然而，在所述现有的电路结构中，由于需要的输出电压范围或精度不同，需要存储单元的漏极电压用调节器与存储单元的栅极电压用调节器这两个调节器，存在电路面积增大的问题。
发明内容
解决技术问题的手段
为了解决所述问题，在本发明中，作为谋求所述两个调节器的兼用化，采用以下结构：当通过调节器调整从电压施加晶体管的漏极端向存储单元的漏极端施加的电压时，不经由调节器对存储单元的栅极电压进行电压施加。
具体而言，技术方案1所述的发明的半导体存储装置，能够通过电信号来删除和写入存储单元的存储内容，该半导体存储装置具有：所述存储单元；一个调节器；第一及第二开关；和电压施加晶体管，其用于对所述存储单元施加电压，所述调节器的输出与所述第一及第二开关的输入连接，所述第一开关的输出与所述电压施加晶体管的栅极连接，从所述电压施加晶体管的漏极端向所述存储单元的漏极端施加电压，所述第二开关的输出与所述存储单元的栅极连接，以施加电压。
技术方案2所述的半导体存储装置，能够通过电信号来删除和写入存储单元的存储内容，该半导体存储装置具有：所述存储单元；一个调节器；第二及第三开关；和电压施加晶体管，所述调节器的输出与所述第二开关的输入和所述电压施加晶体管的栅极连接，经由所述第三开关，从所述电压施加晶体管的漏极端向所述存储单元的漏极端施加电压，所述第二开关的输出与所述存储单元的栅极连接来施加电压。
技术方案3所述的发明，是所述技术方案1所述的半导体存储装置，其特征在于，所述第二开关的输出与第四开关的输出连接，向所述存储单元的栅极施加与所述调节器输出不同的电压。
技术方案4所述的发明，是所述技术方案2所述的半导体存储装置，其特征在于，所述第二开关的输出与第四开关的输出连接，向所述存储单元的栅极施加与所述调节器输出不同的电压。
技术方案5所述的发明，是技术方案3所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第一及第四开关，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，在第二动作模式下，接通所述第二开关，向所述存储单元的栅极施加所述调节器的输出电压。
技术方案6所述的发明，是技术方案4所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第三及第四开关，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，在第二动作模式下，接通所述第二开关，向所述存储单元的栅极施加所述调节器的输出电压。
技术方案7所述的发明，是技术方案1或3所述的半导体存储装置，其特征在于，还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，所述第五开关的输入连接在所述电压施加晶体管的漏极端与所述存储单元的漏极端之间，所述第五开关的输出与所述读出放大器的输入连接，所述存储单元的源极端经由所述接地连接晶体管与接地连接，所述第六开关的输出连接在所述存储单元的源极端与所述接地连接晶体管之间，所述第六开关的输入与所述电压产生电路的输出连接。
技术方案8所述的发明，是技术方案2或4所述的半导体存储装置，其特征在于，还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，所述第五开关的输入连接在所述第三开关与所述存储单元的漏极端之间，所述第五开关的输出与所述读出放大器的输入连接，所述存储单元的源极端经由所述接地连接晶体管与接地连接，所述第六开关的输出连接在所述存储单元的源极端与所述接地连接晶体管之间，所述第六开关的输入与所述电压产生电路的输出连接。
技术方案9所述的发明，是技术方案1或3所述的半导体存储装置，其特征在于，还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，所述第五开关的输出连接在所述电压施加晶体管的漏极端与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出连接，所述存储单元的源极端经由所述接地连接晶体管与接地连接，所述第六开关的输入连接在所述存储单元的源极端与所述接地连接晶体管之间，所述第六开关的输出与所述读出放大器的输入连接。
技术方案10所述的发明，是技术方案2或4所述的半导体存储装置，其特征在于，还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，所述第五开关的输出连接在所述第三开关与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出连接，
所述存储单元的源极端经由所述接地连接晶体管与接地连接，所述第六开关的输入连接在所述存储单元的源极端与所述接地连接晶体管之间，
所述第六开关的输出与所述读出放大器的输入连接。
技术方案11所述的发明，是技术方案1或3所述的半导体存储装置，其特征在于，还具有：第五开关；读出放大器；和电压产生电路，所述第五开关的输出连接在所述电压施加晶体管的漏极端与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出和所述读出放大器的输入连接，所述存储单元的源极端与接地连接。
技术方案12所述的发明，是技术方案2或4所述的半导体存储装置，其特征在于，还具有：第五开关；读出放大器；和电压产生电路，所述第五开关的输出连接在所述第三开关与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出和所述读出放大器的输入连接，所述存储单元的源极端与接地连接。
技术方案13所述的发明，是技术方案7所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第一及第四开关和所述接地连接晶体管，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，所述存储单元的源极与接地连接，在第二动作模式下，接通所述第二、第五及第六开关，所述存储单元的漏极端与所述读出放大器的输入连接，向所述存储单元的栅极施加所述调节器的输出电压，向所述存储单元的源极施加所述电压产生电路的输出电压。
技术方案14所述的发明，是技术方案8所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第三及第四开关和所述接地连接晶体管，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，所述存储单元的源极与接地连接，在第二动作模式下，接通所述第二、第五及第六开关，所述存储单元的漏极端与所述读出放大器的输入连接，向所述存储单元的栅极施加所述调节器的输出电压，向所述存储单元的源极施加所述电压产生电路的输出电压。
技术方案15所述的发明，是技术方案9所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第一及第四开关和所述接地连接晶体管，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，所述存储单元的源极与接地连接，在第二动作模式下，接通所述第二、第五及第六开关，向所述存储单元的漏极端施加所述电压产生电路的输出电压，向所述存储单元的栅极施加所述调节器的输出电压，向所述存储单元的源极端施加所述读出放大器的输入。
技术方案16所述的发明，是技术方案10所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第三及第四开关和所述接地连接晶体管，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，所述存储单元的源极与接地连接，在第二动作模式下，接通所述第二、第五及第六开关，向所述存储单元的漏极端施加所述电压产生电路的输出电压，向所述存储单元的栅极施加所述调节器的输出电压，向所述存储单元的源极端施加所述读出放大器的输入。
技术方案17所述的发明，是技术方案11所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第一及第四开关和所述接地连接晶体管，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，所述存储单元的源极与接地连接，在第二动作模式下，接通所述第二及第五开关，向所述存储单元的漏极端施加所述电压产生电路的输出电压，并且所述存储单元的漏极端与所述读出放大器的输入连接，向所述存储单元的栅极施加所述调节器的输出电压。
技术方案18所述的发明，是技术方案12所述的半导体存储装置，其特征在于，在第一动作模式下，接通所述第三及第四开关和所述接地连接晶体管，向所述存储单元的漏极端施加所述调节器的输出电压，向所述存储单元的栅极施加与所述调节器的输出不同的电压，所述存储单元的源极接地连接，在第二动作模式下，接通所述第二及第五开关，向所述存储单元的漏极端施加所述电压产生电路的输出电压，并且所述存储单元的漏极端与所述读出放大器的输入连接，向所述存储单元的栅极施加所述调节器的输出电压。
技术方案19所述的发明，是技术方案5、6、13～16的任一项所述的半导体存储装置，其特征在于，所述第一动作模式是对存储单元的写入，所述第二动作模式是存储单元信息的读出。
技术方案20所述的发明，是技术方案3、4、13～16的任一项所述的半导体存储装置，其特征在于，与所述调节器的输出不同的电压，是升压电路的输出电压。
技术方案21所述的发明，是技术方案1～4、7～12的任一项所述的半导体存储装置，其特征在于，所述电压施加晶体管的源极端与升压电路的输出连接。
根据以上，在技术方案1～21所述的发明中，在第一模式时(例如，在写入时)，存储单元的栅极电压直接施加未调节的电压，向电压施加晶体管的栅极赋予调节器的输出，通过所述调节器的输出电压来控制向存储单元漏极侧施加的电压。另一方面，在第二模式时(例如读出时)，向存储单元的栅极赋予所述调节器的输出，以控制存储单元的栅极电压。
因此，由于第一模式下的存储单元的栅极电压不经由调节器地进行电压施加，因而，能够兼用在第一模式下使用的存储单元的漏极电压施加调节器、和在第二模式下使用的存储单元的栅极电压调节器，能够提供小面积的半导体存储装置。
发明效果
如以上所说明，根据本发明，能够提供一种可使在第一模式下使用的存储单元的漏极电压施加调节器与在第二模式下使用的存储单元的栅极电压调节器兼用化而面积小的半导体存储装置。
附图说明
图1是表示本发明的第一实施方式的半导体存储装置的结构的方框图。
图2是表示上述半导体存储装置的主要部分结构的电路图。
图3是表示上述半导体装置具备的调节器的具体结构的图。
图4是表示本发明的第二实施方式的半导体装置的主要部分结构的图。
图5是表示本发明的第三实施方式的半导体装置的主要部分结构的图。
图6是表示本发明的第四实施方式的半导体装置的主要部分结构的图。
图7是表示本发明的第五实施方式的半导体装置的主要部分结构的图。
具体实施方式
以下，对本发明的实施方式进行说明。
(第一实施方式)
图1是表示本发明的第一实施方式的半导体存储装置的结构的方框图。如该图所示，本半导体存储装置100是能够通过电信号来删除和写入存储单元的存储内容的半导体存储装置，在其内部具备：存储单元阵列101；行解码器102；列解码器103；写入/读出电路104；以及电源电路105。
所述存储单元阵列101具有在位(bit)线与字(word)线的交叉部所配置的能够电改写的多个存储单元。这些存储单元被配置成矩阵状。
所述电源电路105向所述行解码器102、列解码器103、写入/读出电路104提供电压。
所述行解码器102对所选择的存储单元施加从电源电路105提供的电压。此外，列解码器103对所选择的存储单元施加从写入/读出电路104提供的电压。而且，列解码器103在读出时向写入/读出电路104输出存储单元的信息。写入/读出电路104具有以下功能：将从电源电路105提供的电压输出至列解码器103，根据读出时从列解码器103输入的存储单元信息来判定存储单元的状态。
图2是表示所述图1的半导体存储装置100的一部分的电路图。在存储单元阵列101中配置有多个存储单元207，在列解码器103中配置有多个选择晶体管206，图2中记载了其中一部分。R1、R2分别表示：存储单元207与选择晶体管206之间的寄生电阻；以及选择晶体管206与写入/读出电路104的电压施加晶体管205之间的寄生电阻。在所述电压施加晶体管205的漏极端，连接有电源电路105的升压电路208的输出电压VPP2。并且，存储单元207的源极侧经由开关(未图示)与接地电位连接。
在所述电源电路105中，与升压电压208的输出电压VPP1连接的调节器201的输出，被连接至第一开关202和第二开关203的输入，第一开关202的输出被连接至对存储单元207的漏极侧施加电压的电压施加晶体管205的栅极，能够通过调节该栅极电压来控制对存储单元207的漏极侧施加的电压。此外，第二开关203的输出经由行解码器102与存储单元207的栅极连接，能够通过调节该栅极电压来控制对存储单元207的栅极侧施加的电压。而且，对存储单元207的栅极能够施加经由第四开关204从升压电路208输出的电压Vprg，其中所述第四开关204的输出与所述第二开关203的输出连接。
此外，升压电路208的输出电压VPP1、VPP2、Vprg不受电压大小关系的限制地根据存储单元207的特性来设定最合适的电压。而且，升压电路208的输出电压VPP1、VPP2、Vprg也可以直接从外部施加。此外，升压电路208也可以构成为多个。
接着，对本实施方式的动作进行具体说明。在第一模式下，将第四开关204设置为接通，经由行解码器102对存储单元207的栅极施加电压Vprg。此外，将第一开关202设置为接通，将第二开关203设置为断开，由此，调节器201的输出电压Vreg被连接至电压施加晶体管205的栅极，使通过调节器的输出电压Vreg来控制了升压电压VPP2的电压，经由寄生电阻R1、R2和选择晶体管206而施加到存储单元207的漏极侧。
接着，在第二模式下，将第一开关202设为断开，将第二开关203设置为接通，将第四开关204设置为断开，由此，经由行解码器102对存储单元207的栅极施加调节器201的输出电压Vreg。
在此，第一模式表示写入动作，第二模式表示读出动作。
图3表示调节器201的具体结构的一个示例。在该图中，对运算放大器220的输入端子的一端施加基准电压VREF，与该输入端子的另一端连接有电阻元件R5和电阻元件R6。运算放大器220的输出，驱动输出晶体管221的栅极，并输出输出电压Vreg。
(第二实施方式)
接着，对本发明的第二实施方式进行说明。
图4表示本发明的第二实施方式的电路图。与所述第一实施方式的不同结构在于，直接对电压施加晶体管205施加调节器201的输出电压Vreg，通过第三开关209，来控制存储单元207的漏极侧的电压。其它结构与第一实施方式相同。
接着，针对本实施方式的动作具体地进行说明。在第一模式下，将第三开关209设置为接通，将第四开关204设置为接通，将第二开关203设置为断开，由此，经由行解码器102对存储单元207的栅极施加电压Vprg，调节器201的输出电压Vreg仅与电压施加晶体管205的栅极连接，通过调节器201的输出电压Vreg来控制了升压电压VPP2的电压，经由寄生电阻R1、R2和选择晶体管206而施加到存储单元207的漏极侧。
接着，在第二模式下，将第三开关209设置为断开，将第二开关203设置为接通，将第四开关204设置为断开，由此，经由行解码器102对存储单元207的栅极施加调节器201的输出电压Vreg。
在此，第一模式表示写入动作，第二模式表示读出动作。
(第三实施方式)
图5表示本发明的第三实施方式的电路图。
在该图中，在存储单元阵列101上配置有多个存储单元207，在列解码器103上配置有多个选择晶体管206，图5中记载了其中一部分。R1、R2、R3、R4表示与存储单元207相关的选择晶体管206间的寄生电阻。存储单元207的漏极侧经由该寄生电阻R1、R2和选择晶体管206，与写入/读出电路104连接。然后，在写入/读出电路104内，构成为：能够选择是经由电压施加晶体管205来施加电压，还是经由第五开关210与读出放大器211连接。而且，存储单元207的源极侧也经由寄生电阻R3、R4和选择晶体管206，与写入/读出电路104连接。然后，在该写入/读出电路104内，构成为：能够选择是经由接地连接晶体管214与接地电位连接，还是经由第六开关212施加由电压产生电路213产生的电压Vread。
连接升压电路208的输出电压VPP1的调节器201的输出，被连接至第一及第二开关202、203的输入，第一开关202的输出，与对存储单元207的漏极侧施加电压的电压施加晶体管205的栅极连接，能够通过调节该栅极电压来控制对存储单元207的漏极侧施加的电压。此外，第二开关203的输出经由行解码器102与存储单元207的栅极连接，能够通过调节该栅极电压来控制对存储单元207的栅极施加的电压。而且，能够对存储单元207的栅极施加经由第四开关204从升压电路208输出的电压Vprg，其中所述第四开关204的输出与第二开关203的输出连接。
此外，升压电路208的输出电压VPP1、VPP2、Vprg，不受电压的大小关系的限制地根据存储单元207的特性来设定最合适的电压。而且，升压电路208的输出电压VPP1、VPP2、Vprg也可以直接从外部施加。此外，升压电路208也可以构成为多个。
接着，针对本实施方式的动作进行具体说明。在第一模式下，将第四开关204设置为接通，将第一开关202设置为接通，将第二开关203设置为断开，将第五开关210设置为断开，将第六开关212设置为断开，将接地连接晶体管214设置为导通。由此，经由行解码器102对存储单元207的栅极施加电压Vprg。此外，调节器201的输出电压Vreg与电压施加晶体管205的栅极连接，通过调节器201的输出电压Vreg来控制了升压电压VPP2的电压，经由寄生电压R1、R2和选择晶体管206施加到存储单元207的漏极侧。而且，存储单元207的源极侧与接地电位连接。
接着，在第二模式下，将第一开关202设置为断开，将第二开关203设置为接通，将第四开关204置设为断开，将第五开关210设置为接通，将第六开关212设置为接通，将接地连接晶体管214设置为截止。由此，经由行解码器102对存储单元207的栅极施加调节器201的输出电压Vreg。此外，由于电压施加晶体管205为截止，因此存储单元207的漏极侧经由寄生电阻R1、R2和选择晶体管206与读出放大器211连接。而且，存储单元207的源极侧，经由寄生电阻R3、R4和选择晶体管206，提供由电压产生电路213产生的电压Vread。
在此，第一模式表示写入动作，第二模式表示读出动作。
(第四实施方式)
图6表示本发明的第四实施方式。
本实施方式与所述第三实施方式的不同结构在于，在第五开关210的输入侧连接了电压产生电路213，并在第六开关212的输入侧连接了读出放大器211。其它结构与第三实施方式相同。
本实施方式，对于如下设备有效，即在一个存储单元207中存储两个信息等这样的通过对读出动作时的针对存储单元207的偏压条件进行切换而动作的设备。
在此，第一模式表示写入动作，第二模式表示读出动作。
此外，在所述第三实施方式及第四实施方式中，能够构成为使用所述第二实施方式的第三开关209。
(第五实施方式)
图7表示本发明的第五实施方式。
在该图中，在电压施加晶体管205的漏极端连接了第五开关215的输出，将搭载有电压产生电路和读出放大器的电路块216与第五开关215的输入连接。其它结构与图2所示的第一实施方式相同。
接着，针对本实施方式的动作进行具体说明。在第一模式下，将第四开关204设置为接通，将第一开关202设置为接通，将第二开关203设置为断开，将第五开关215设置为断开。由此，经由行解码器102对存储单元207的栅极施加电压Vprg。此外，调节器201的输出电压Vreg与电压施加晶体管205的栅极连接，通过调节器201的输出电压Vreg来控制了升压电压VPP2的电压，经由寄生电阻R1、R2和选择晶体管206施加到存储单元207的漏极侧。
接着，在第二模式下，通过将第一开关202设置为断开，将第二开关203设置为接通，将第四开关204设置为断开，将第五开关215设置为接通，经由行解码器102对存储单元207的栅极施加调节器201的输出电压Vreg。此外，存储单元207的源极侧经由寄生电阻R1、R2和选择晶体管206，提供由在电路块216上搭载的电压产生电路所产生的电压Vread，由于此时流动的电流不同，因此通过电路块216内的读出放大器来判定存储单元207的状态。
在此，第一模式表示写入动作，第二模式表示读出动作。
产业上的可利用性
如以上所说明，本发明由于能够兼用在第一模式下使用的存储单元的漏极电压调节器和在第二模式下使用的存储单元的栅极电压调节器，因此，作为小面积的半导体存储装置是有用的，能够应用于搭载它的微型计算机等。
附图符号的说明：
101-存储单元阵列，
102-行解码器，
103-列解码器，
104-写入/读出电路，
105-电源电路，
201-调节器，
202-第一开关，
203-第二开关，
204-第四开关，
205-电压施加晶体管，
206-选择晶体管，
207-存储单元，
208-升压电路，
209-第三开关，
210、215-第五开关，
211-读出放大器，
212-第六开关，
213-电压产生电路，
214-接地连接晶体管，
220-运算放大器，
221-输出晶体管。
Claims (14)
1.一种半导体存储装置，能够通过电信号来删除和写入存储单元的存储内容，该半导体存储装置具有：
所述存储单元；
一个调节器；
第一及第二开关；和
电压施加晶体管，其用于对所述存储单元施加电压，
所述调节器的输出与所述第一及第二开关的输入连接，
所述第一开关的输出与所述电压施加晶体管的栅极连接，
从所述电压施加晶体管的漏极端向所述存储单元的漏极端施加电压，
所述第二开关的输出与所述存储单元的栅极连接，以施加电压。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述第二开关的输出与第四开关的输出连接，
向所述存储单元的栅极施加与所述调节器输出不同的电压。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，
还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，
所述第五开关的输入连接在所述电压施加晶体管的漏极端与所述存储单元的漏极端之间，所述第五开关的输出与所述读出放大器的输入连接，
所述存储单元的源极端经由所述接地连接晶体管与接地连接，
所述第六开关的输出连接在所述存储单元的源极端与所述接地连接晶体管之间，
所述第六开关的输入与所述电压产生电路的输出连接。
4.根据权利要求1或2所述的半导体存储装置，其特征在于，
还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，
所述第五开关的输出连接在所述电压施加晶体管的漏极端与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出连接，
所述存储单元的源极端经由所述接地连接晶体管与接地连接，
所述第六开关的输入连接在所述存储单元的源极端与所述接地连接晶体管之间，
所述第六开关的输出与所述读出放大器的输入连接。
5.根据权利要求1或2所述的半导体存储装置，其特征在于，
还具有：第五开关；读出放大器；和电压产生电路，
所述第五开关的输出连接在所述电压施加晶体管的漏极端与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出和所述读出放大器的输入连接，
所述存储单元的源极端与接地连接。
6.根据权利要求2所述的半导体存储装置，其特征在于，
与所述调节器的输出不同的电压是升压电路的输出电压。
7.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述电压施加晶体管的源极端与升压电路的输出连接。
8.一种半导体存储装置，能够通过电信号来删除和写入存储单元的存储内容，该半导体存储装置具有：
所述存储单元；
一个调节器；
第二及第三开关；和
电压施加晶体管，
所述调节器的输出与所述第二开关的输入和所述电压施加晶体管的栅极连接，
经由所述第三开关，从所述电压施加晶体管的漏极端向所述存储单元的漏极端施加电压，
所述第二开关的输出与所述存储单元的栅极连接，以施加电压。
9.根据权利要求8所述的半导体存储装置，其特征在于，
所述第二开关的输出与第四开关的输出连接，
向所述存储单元的栅极施加与所述调节器输出不同的电压。
10.根据权利要求8或9所述的半导体存储装置，其特征在于，
还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，
所述第五开关的输入连接在所述第三开关与所述存储单元的漏极端之间，所述第五开关的输出与所述读出放大器的输入连接，
所述存储单元的源极端经由所述接地连接晶体管与接地连接，
所述第六开关的输出连接在所述存储单元的源极端与所述接地连接晶体管之间，
所述第六开关的输入与所述电压产生电路的输出连接。
11.根据权利要求8或9所述的半导体存储装置，其特征在于，
还具有：第五及第六开关；接地连接晶体管；读出放大器；和电压产生电路，
所述第五开关的输出连接在所述第三开关与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出连接，
所述存储单元的源极端经由所述接地连接晶体管与接地连接，
所述第六开关的输入连接在所述存储单元的源极端与所述接地连接晶体管之间，
所述第六开关的输出与所述读出放大器的输入连接。
12.根据权利要求8或9所述的半导体存储装置，其特征在于，
还具有：第五开关；读出放大器；和电压产生电路，
所述第五开关的输出连接在所述第三开关与所述存储单元的漏极端之间，所述第五开关的输入与所述电压产生电路的输出和所述读出放大器的输入连接，
所述存储单元的源极端与接地连接。
13.根据权利要求9所述的半导体存储装置，其特征在于，
与所述调节器的输出不同的电压是升压电路的输出电压。
14.根据权利要求8或9所述的半导体存储装置，其特征在于，
所述电压施加晶体管的源极端与升压电路的输出连接。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010052722 | 2010-03-10 | ||
| JP2010-052722 | 2010-03-10 | ||
| PCT/JP2010/007402 WO2011111144A1 (ja) | 2010-03-10 | 2010-12-21 | メモリセルのドレイン電圧用及びゲート電圧用のレギュレータを共有したフラッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102782763A CN102782763A (zh) | 2012-11-14 |
| CN102782763B true CN102782763B (zh) | 2015-11-25 |
Family
ID=44562992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201080065188.8A Active CN102782763B (zh) | 2010-03-10 | 2010-12-21 | 半导体存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8593888B2 (zh) |
| JP (1) | JP5661099B2 (zh) |
| CN (1) | CN102782763B (zh) |
| WO (1) | WO2011111144A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108700905B (zh) * | 2016-03-10 | 2020-08-04 | 松下半导体解决方案株式会社 | 调节器电路以及半导体存储装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351414B1 (en) * | 1999-12-27 | 2002-02-26 | Hyundai Electronics Industries Co., Ltd. | Bias structure of a flash memory |
| US6456557B1 (en) * | 2001-08-28 | 2002-09-24 | Tower Semiconductor Ltd | Voltage regulator for memory device |
| CN101162611A (zh) * | 2006-10-12 | 2008-04-16 | 三星电子株式会社 | 电压生成电路、闪存器件、以及对闪存器件编程的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512891A (ja) * | 1990-09-17 | 1993-01-22 | Toshiba Corp | 半導体記憶装置 |
| JP2008217914A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008269727A (ja) * | 2007-04-24 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 昇圧回路、半導体記憶装置およびその駆動方法 |
| JP5361182B2 (ja) * | 2007-12-21 | 2013-12-04 | 株式会社東芝 | 半導体記憶装置 |
-
2010
- 2010-12-21 JP JP2012504170A patent/JP5661099B2/ja active Active
- 2010-12-21 WO PCT/JP2010/007402 patent/WO2011111144A1/ja active Application Filing
- 2010-12-21 CN CN201080065188.8A patent/CN102782763B/zh active Active
-
2012
- 2012-08-22 US US13/591,766 patent/US8593888B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351414B1 (en) * | 1999-12-27 | 2002-02-26 | Hyundai Electronics Industries Co., Ltd. | Bias structure of a flash memory |
| US6456557B1 (en) * | 2001-08-28 | 2002-09-24 | Tower Semiconductor Ltd | Voltage regulator for memory device |
| CN101162611A (zh) * | 2006-10-12 | 2008-04-16 | 三星电子株式会社 | 电压生成电路、闪存器件、以及对闪存器件编程的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2011111144A1 (ja) | 2013-06-27 |
| WO2011111144A1 (ja) | 2011-09-15 |
| US8593888B2 (en) | 2013-11-26 |
| CN102782763A (zh) | 2012-11-14 |
| JP5661099B2 (ja) | 2015-01-28 |
| US20120314515A1 (en) | 2012-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9633701B2 (en) | Resistor switching circuit, storage circuit, and consumable chip | |
| US8064263B2 (en) | Current sink system for source-side sensing | |
| TW200605077A (en) | Memory device | |
| US10418072B2 (en) | Memories having select devices between access lines and in memory cells | |
| CN102411988A (zh) | 半导体存储装置 | |
| CN104956441A (zh) | 用于补偿字线电压增加的设备、感测电路及方法 | |
| CN101620888B (zh) | 多位阶单元存储器的读取方法及应用其的读取电路 | |
| CN102884583A (zh) | 具有在读取操作期间的交叉耦合补偿的快闪存储器系统 | |
| CN201349125Y (zh) | 稳压器短路保护电路 | |
| CN103312158A (zh) | 升压电路 | |
| CN101763887B (zh) | 一种存储器单元读取装置及读取方法 | |
| TW200503182A (en) | Erasing and programing an organic memory device and methods of operating and fabricating | |
| CN101986389A (zh) | 闪存单元、闪存装置及其编程方法 | |
| CN102782763B (zh) | 半导体存储装置 | |
| CN103886897A (zh) | 混合存储器 | |
| CN102867544A (zh) | 测试存储阵列的方法及控制装置 | |
| CN102768855B (zh) | 存储器阵列及电子设备 | |
| CN102270491A (zh) | 带源线电压补偿的闪存写入电路 | |
| CN102184745B (zh) | 闪存及其编程方法 | |
| CN104979012A (zh) | 存储器电路 | |
| CN102932609A (zh) | 一种基于快闪存储器的图像传感器的数据读取方法 | |
| US6813186B2 (en) | Nonvolatile semiconductor memory device | |
| CN102194518B (zh) | 存储器 | |
| CN103971738A (zh) | 用于存储装置的自适应比特率编程的系统和方法 | |
| US20120314507A1 (en) | Reduced voltage nonvolatile flash memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200903 Address after: Kyoto Japan Patentee after: Panasonic semiconductor solutions Co.,Ltd. Address before: Osaka Japan Patentee before: Matsushita Electric Industrial Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| CP03 | Change of name, title or address |
Address after: Kyoto Japan Patentee after: Nuvoton Technology Corporation Japan Country or region after: Japan Address before: Kyoto Japan Patentee before: Panasonic semiconductor solutions Co.,Ltd. Country or region before: Japan |
|
| CP03 | Change of name, title or address | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240529 Address after: 825 Waterscreek Avenue, Unit 250, Block M, Allen, Texas 75013, United States Patentee after: Advanced Storage Technology Co.,Ltd. Country or region after: U.S.A. Address before: Kyoto Japan Patentee before: Nuvoton Technology Corporation Japan Country or region before: Japan |
|
| TR01 | Transfer of patent right |