JP2006331235A - 電圧変換回路および電子機器 - Google Patents

Abstract

【課題】 スタンバイモード時に、これに適した所定電圧を出力しつつ、差動増幅器に必要な定常電流を削減して電圧変換回路の低消費電力化を図る。
【解決手段】 基準電圧発生回路１と、基準電圧発生回路の出力を増幅する差動増幅器２と、出力電圧端子ＶＯＵＴに接続された負荷を駆動する負荷駆動用のトランジスタ３とを備えた電圧変換回路２０において、出力電圧端子ＶＯＵＴと電源電圧間および、出力電圧端子ＶＯＵＴと接地電圧間にそれぞれ抵抗Ｒ３、Ｒ４をそれぞれ挿入して、通常動作時にはトランジスタ３からの駆動電圧を出力電圧端子ＶＯＵＴから出力させ、スタンバイモード時には、トランジスタ３からの駆動電圧に代えて、抵抗Ｒ３とＲ４の抵抗比に応じた電圧を出力電圧端子ＶＯＵＴから出力させる。
【選択図】 図１

Description

本発明は、電源から与えられた電圧を所定電圧に変換する電圧変換回路および、これを用いた携帯電話装置などの電子機器に関する。

従来、この種の電圧変換回路は、メモリ回路やロジック回路などを有する集積回路において、これらの内部回路を駆動する駆動電圧を生成するために用いられている。このような電圧変換回路は、電源電圧から基準電圧を発生する基準電圧発生回路と、基準電圧発生回路の出力を増幅する差動増幅器と、この差動増幅器の出力が入力されて負荷を駆動する負荷駆動回路とを備えている。このような電圧変換回路が特許文献１に提案されており、これを図４を用いて説明する。

図４は、特許文献１に開示されている従来の電圧変換回路の要部構成例を示す回路図である。

図４において、従来の電圧変換回路１００は、高負荷用電圧変換部１１０と低負荷用電圧変換部１２０とを備えている。

高負荷用電圧変換回路部１１０は、基準電圧発生回路１１１と、この基準電圧発生回路１１１の出力端が一方の入力端子（−）に接続された差動増幅器１１２と、この差動増幅器１１２の出力端が制御端子に接続され、一方の駆動端子が電源電圧Ｖｃｃ側に接続され、他方の駆動端子が差動増幅器１１２の他方の入力端子（＋）に接続されたＮｃｈＭＯＳトランジスタからなる高負荷用の負荷駆動回路１１３とを有している。

低負荷用電圧変換回路部１２０は、基準電圧発生回路１２１と、この基準電圧発生回路１２１の出力端が一方の入力端子（−）に接続された差動増幅器１２２と、この差動増幅器１２２の出力端が制御端子に接続され、一方の駆動端子が電源電圧Ｖｃｃ側に接続され、他方の駆動端子が差動増幅器１２２の他方の入力端子（＋）に接続されたＮｃｈＭＯＳトランジスタからなる高負荷用の負荷駆動回路１２３とを有している。

各高負荷用電圧変換部１１０および低負荷用電圧変換部１２０はそれぞれ、負荷の状態により能力が調整されており、差動増幅器１１２および１２２の制御端子に供給される制御信号φＡ１およびφＡ２によって活性／非活性が制御されるようになっている。
特許第２７３４５５１号公報

しかしながら、上記従来の電圧変換回路１００では、携帯電話機などに用いられた場合に、スタンバイモード時において内部回路が動作していないようなときでも、差動増幅器１１２および１２２に定常電流が流れることになり、無駄に電力を消費することになる。

これらの差動増幅器１１２および１２２のようなアナログ回路では、上記定常電流は比較的大きく、スタンバイモードにおける低消費電力化を図る上で課題となっている。

例えばロジック回路とメモリ回路が内蔵された集積回路において、上記電圧変換回路１００を使用する場合、スタンバイモード時においてメモリ回路のメモリ内容を保持しておくだけでよいような場合には、一般に、メモリ回路の保持電圧は駆動電圧よりも低い電圧でよい。しかしながら、このような場合でも、上記電圧変換回路１００の差動増幅器１１２および１２２により比較的大きな定常電流が消費されるため、上記集積回路の低消費電力化の上で課題となっていた。

特に、電池駆動の携帯電話装置などでは、メモリ回路やロジック回路と上記電圧変換回路とが使用されており、電池寿命の点でも待機時間における低消費電力化が重要な課題であった。

本発明は、上記従来の問題を解決するもので、スタンバイモード時に、これに適した所定電圧を出力しつつ、差動増幅器の定常電流を削減して低消費電力化を図ることができる電圧変換回路および、これを用いた携帯電話装置などの電子機器を提供することを目的とする。

本発明の電圧変換回路は、電源電圧から基準電圧を発生する基準電圧発生手段と、該基準電圧発生手段からの出力電圧を増幅する増幅手段とを備え、該増幅手段の出力電圧を用いて出力電圧端子から通常の電圧変換出力を出力可能とする電圧変換回路において、該出力電圧端子と該電源電圧の出力端間および、該出力電圧端子と接地電圧の出力端間にそれぞれ各抵抗がそれぞれ挿入されており、該通常の電圧変換出力を該出力電圧端子から出力させることと、該増幅手段の駆動に代えて、該各抵抗の抵抗比に応じた電圧を該出力電圧端子から出力させることを、該出力電圧端子に接続された負荷に応じて切り替える切り替え手段を有し、そのことにより上記目的が達成される。

また、好ましくは、本発明の電圧変換回路において、前記増幅手段の出力電圧を用いて駆動電圧を前記通常の電圧変換出力として該出力電圧端子から出力することにより、前記出力電圧端子に接続された負荷を駆動可能とする負荷駆動手段を更に有する。

さらに、好ましくは、本発明の電圧変換回路において、前記増幅手段の一方の入力端に前記基準電圧発生手段の出力端が接続されており、前記負荷駆動手段の出力側と接地電圧間に直列に接続された二つの抵抗の接続部が他方の入力端に接続されて利得設定手段が構成されている。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記負荷の大小に応じて切り替える。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、通常動作時には前記通常の電圧変換出力を前記出力電圧端子から出力させ、該通常動作時よりも負荷が小さいスタンバイモード時には前記各抵抗の抵抗比に応じた電圧を該出力電圧端子から出力させるように切り替える。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記増幅手段をオフ状態とする第１遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における増幅手段は、前記第１遮断手段として、一方電圧レベルが供給されたときにオフ状態とするための制御端子を有しており、前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該増幅手段の制御端子に該一方電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における増幅手段は、前記第１遮断手段として、一方電圧レベルが供給されたときにオフ状態とするための制御端子を有しており、前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該増幅手段の制御端子に該一方電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記通常の電圧変換出力を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断する第２遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記通常の電圧変換出力を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断する第２遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記負荷駆動手段からの駆動電圧を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断する第２遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における第２遮断手段は、前記電源電圧の出力端と前記各抵抗のうちの一方の抵抗との間に設けられた第１スイッチング手段と、前記接地電圧の出力端と該各抵抗のうちの他方の抵抗との間に設けられた第２スイッチング手段とを有する。

さらに、好ましくは、本発明の電圧変換回路における第１スイッチング手段はＰｃｈＭＯＳトランジスタで構成され、前記第２スイッチング手段は、前記接地電圧の出力端と前記他方の抵抗間に設けられたＮｃｈＭＯＳトランジスタと、該ＮｃｈＭＯＳトランジスタの制御端子に出力端が接続されたインバータ手段とを有し、前記通常の電圧変換出力を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断するように、該ＰｃｈＭＯＳトランジスタの制御端子と該インバータ手段の入力端とに一方電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記基準電圧発生手段をオフ状態とする第３遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における基準電圧発生手段は、前記第３遮断手段として、一方電圧レベルが供給されたときにオフ状態とするための制御端子を有しており、
前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該制御端子に該一方電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記負荷駆動手段をオフ状態とする第４遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における負荷駆動手段は第３スイッチング手段で構成され、前記第４遮断手段は、前記電源電圧と該第３スイッチング手段の制御端子との間に設けられた第４スイッチング手段を有し、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該第３スイッチング手段をオフ状態とするように、該第４スイッチング手段の制御端子に所定電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における第３スイッチング手段はＰｃｈＭＯＳトランジスタからなり、前記第４スイッチング手段はＰｃｈＭＯＳトランジスタからなり、該第３スイッチング手段をオフ状態とするように、該第４スイッチング手段の制御端子に他方電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記増幅手段の利得設定手段に流れる電流を遮断する第５遮断手段を有する。

さらに、好ましくは、本発明の電圧変換回路における第５遮断手段は、前記接地電圧の出力端と前記利得設定手段間に設けられた第５スイッチング手段と、該第５スイッチング手段の制御端子に出力端が接続されたインバータ手段と、該インバータ手段の入力端に出力端が接続されたＮＡＮＤ手段とを有し、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該利得設定手段の抵抗に流れる電流を遮断するように、該ＮＡＮＤ手段の両入力端に所定電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における第５スイッチング手段はＮｃｈＭＯＳトランジスタからなり、前記利得設定手段の各抵抗に流れる電流を遮断するように、前記ＮＡＮＤ手段の両入力端に他方電圧レベルが供給される。

さらに、好ましくは、本発明の電圧変換回路における切り替え手段は、前記各抵抗の抵抗比に応じた電圧を出力電圧端子から出力させる場合に、前記第２遮断手段により該各抵抗に電流を導通させる。

本発明の電子機器は、本発明の上記電圧変換回路で変換された所定電圧を用いて駆動し、そのことにより上記目的が達成される。

上記構成により、以下、本発明の作用を説明する。

本発明の電圧変換回路は、出力電圧端子と電源電圧の出力端間および、出力電圧端子と接地電圧の出力端間にそれぞれ各抵抗がそれぞれ挿入されており、切り替え手段が、通常の電圧変換出力を出力電圧端子から出力させることと、増幅手段の駆動による通常の電圧変換出力に代えて、その各抵抗の抵抗比に応じた所定電圧を出力電圧端子から出力させることを、出力電圧端子に接続された負荷に応じて切り替えるようにしている。これによって、例えば、ロジック回路とメモリ回路が内蔵された集積回路において本発明の電圧変換回路を用いる場合などに、回路動作やメモリ動作を行う通常動作時には、基準電圧発生手段の出力を増幅手段の駆動により増幅させて駆動電圧として出力させる。また、スタンバイモード時には、その各抵抗の抵抗比に応じた所定電圧を出力しつつ、増幅手段の定常電流を削減して低消費電力化を図ることが可能となる。

このスタンバイモード時において、内部回路が停止してメモリ回路へのアクセスがないような場合には、増幅手段を動作させる必要がないためこれをオフ状態として、増幅手段に必要な定常電流分を削減して低消費電力化が可能となる。また、電源電圧−接地電圧間に挿入される抵抗比を適宜設定することによって、ＲＡＭなどのメモリ回路のデータを保持するための通常電圧よりも比較的に低い所定電圧を出力させることが可能となる。

以上により、本発明によれば、特に、スタンバイモード時において、内部回路が停止して例えばメモリ回路へのアクセスがないような場合などに、増幅手段の駆動による通常の電圧変換出力に代えて、電源電圧−接地電圧間に挿入された抵抗比に応じた所定電圧を出力電圧端子から出力させることによって、スタンバイモード時などの負荷が通常動作時よりも小さいときに適した所定電圧を出力しつつ、増幅手段に必要な定常電流分を低減して、低消費電力化を図ることができる。

以下に、本発明の電圧変換回路の実施形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る電圧変換回路の要部構成例を示すブロック図である。

図１において、本実施形態の電圧変換回路２０は、電源電圧から基準電圧を発生する基準電圧発生手段としての基準電圧発生回路１と、この基準電圧発生回路１の出力を増幅する増幅手段としての差動増幅器２と、この差動増幅器２の出力が制御端子に入力されて出力端子ＶＯＵＴに接続された負荷を駆動する負荷駆動手段（負荷駆動回路；第３スイッチング手段）としてのＰｃｈＭＯＳトランジスタ３とを備えている。

基準電圧発生回路１は、”Ｈ”レベルの電圧が供給されたときに”ＯＦＦ”状態となるように設定されている。

差動増幅器２は、一方の入力端子（−）に基準電圧発生回路１からの出力端が接続され、ＰｃｈＭＯＳトランジスタ３の出力側と接地電圧ＧＮＤとの間に２つの抵抗Ｒ１およびＲ２が直列接続されてそれらの接続部が一方の入力端子（＋）に接続されて利得設定手段が構成されている。この差動増幅器２によって、基準電圧発生回路１から出力される電圧が、抵抗Ｒ１とＲ２の抵抗比に応じて増幅されるようになっている。本実施形態において、作動増幅器２は、”Ｈ”レベルの電圧が供給されたときに”ＯＦＦ”状態となるように設定されている。

また、電圧変換回路２０は、出力端子ＶＯＵＴと電源電圧Ｖｃｃ間および、出力電圧端子ＶＯＵＴと接地電圧ＧＮＤ間にそれぞれ抵抗Ｒ３およびＲ４がそれぞれ挿入されている。

さらに、電圧変換回路２０は、出力電圧端子ＶＯＵＴに接続された負荷（または負荷の大小）に応じて、基準電圧発生回路１の出力を差動増幅器２により増幅させてＰｃｈＭＯＳトランジスタ３からの駆動電圧を出力電圧端子ＶＯＵＴから出力させるか、または、差動増幅器２の駆動に代えて、電源電圧ＶＯＵＴと接地電圧ＧＮＤ間に挿入されている抵抗Ｒ３とＲ４の抵抗比に応じた所定電圧を出力電圧端子ＶＯＵＴから出力させるかを切り替える切り替え手段を有している。

この切り替え手段は、パワーダウン設定端子ＰＤ、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯおよびスタンバイモード設定端子ＳＨＤと、ＰｃｈＭＯＳトランジスタ４と、ＮＡＮＤ回路５、インバータ回路６およびＰｃｈＭＯＳトランジスタ７と、ＰｃｈＭＯＳトランジスタ８と、ＮｃｈＭＯＳトランジスタ９およびインバーター回路１０とを有している。

例えば、切り替え手段は、パワーダウン設定端子ＰＤによって、電源電圧Ｖｃｃと接地電圧ＧＮＤ間に挿入されている抵抗Ｒ３とＲ４の抵抗比に応じた所定電圧を出力電圧端子ＶＯＵＴから出力させる場合に、差動増幅器２を”ＯＦＦ”状態（オフ状態）とする機能（第１遮断手段）を有している。即ち、差動増幅器２は、第１遮断手段として、一方電圧レベルとしての”Ｈ”レベルの電圧が供給されたときに”ＯＦＦ”状態となるように設定されている。この場合、パワーダウン設定端子ＰＤから、差動増幅器２の制御端子２ａに”Ｈ”レベルの電圧を供給することによって、差動増幅器２を”ＯＦＦ”状態とすることができる。

また、切り替え手段は、電源電圧Ｖｃｃと一方の抵抗Ｒ３との間に設けられた第１スイッチング手段としてのＰｃｈＭＯＳトランジスタ８と、接地電圧ＧＮＤと他方の抵抗Ｒ４との間に設けられた第２スイッチング手段としてのＮｃｈＭＯＳトランジスタ９と、ＮｃｈＭＯＳトランジスタ１０ｂおよびＰｃｈＭＯＳトランジスタ１０ａからなり、ＮｃｈＭＯＳトランジスタ９の制御端子（ゲート）に出力端が接続されたインバータ回路１０と、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯによって、ＰｃｈＭＯＳトランジスタ３からの駆動電圧を出力電圧端子Ｖｏｕｔから出力させる場合に、抵抗Ｒ３およびＲ４に流れる電流を遮断する機能（第２遮断手段）を有している。この電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯから、ＰｃｈＭＯＳトランジスタ８の制御端子とインバータ回路１０の入力端に一方の電圧レベルとしての”Ｈ”レベルの電圧を供給することによって、抵抗Ｒ３およびＲ４に流れる電流を遮断することができる。

さらに、切り替え手段は、パワーダウン設定端子ＰＤによって、電源電圧Ｖｃｃと接地電圧ＧＮＤ間に挿入されている抵抗Ｒ３とＲ４の抵抗比に応じた電圧を出力電圧端子ＶＯＵＴから出力させる場合に、基準電圧発生回路１を”ＯＦＦ”状態とする機能（第３遮断手段）を有している。基準電圧発生回路１は、一方の電圧レベルとしての”Ｈ”レベルの電圧が供給されたときに”ＯＦＦ”状態となるように設定されている。この場合、パワーダウン設定端子ＰＤから、基準電圧発生回路１の制御端子１ａに”Ｈ”レベルの電圧を供給することによって、基準電圧発生回路１を”ＯＦＦ”状態とすることができる。

さらに、切り替え手段は、電源電圧ＶｃｃとＰｃｈＭＯＳトランジスタ３の制御端子との間に設けられた第４スイッチング手段としてのＰｃｈＭＯＳトランジスタ４と、スタンバイモード設定端子ＳＨＤによって、電源電圧Ｖｃｃと接地電圧ＧＮＤ間に挿入されている抵抗Ｒ３とＲ４の抵抗比に応じた所定電圧を出力電圧端子ＶＯＵＴから出力させる場合に、ＰｃｈＭＯＳトランジスタ３を”ＯＦＦ”状態とする機能（第４遮断手段）を有している。この場合、スタンバイモード設定端子ＳＨＤから、ＰｃｈＭＯＳトランジスタ４の制御端子に他方の電圧レベルとしての”Ｌ”レベルの電圧を供給することによって、ＰｃｈＭＯＳトランジスタ３を”ＯＦＦ”状態とすることができる。

さらに、切り替え手段は、接地電圧ＧＮＤと利得設定手段の抵抗Ｒ２との間に設けられた第５スイッチング手段としてのＮｃｈＭＯＳトランジスタ７と、このＮｃｈＭＯＳトランジスタ７の制御端子に出力端が接続されたインバータ手段としてのインバータ回路６と、このインバータ回路６の入力端に出力端が接続されたＮＡＮＤ手段とそてのＮＡＮＤ回路５と、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯおよびスタンバイモード設定端子ＳＨＤによって、電源電圧Ｖｃｃと接地電圧ＧＮＤ間に挿入されている抵抗Ｒ３とＲ４の抵抗比に応じた所定電圧を出力電圧端子ＶＯＵＴから出力させる場合に、差動増幅器２の利得設定手段（抵抗Ｒ１とＲ２）に流れる電流を遮断する機能（第５遮断手段）を有している。この場合、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯおよびスタンバイモード設定端子ＳＨＤからＮＡＮＤ回路５の２つの入力端に他方の電圧レベルとしての”Ｌ”レベルの電圧を供給することによって、利得設定手段の抵抗Ｒ１とＲ２に流れる電流を遮断することができる。

本実施形態では、上記切り替え手段によって、通常動作時には負荷駆動回路であるＰｃｈＭＯＳトランジスタ３からの駆動電圧を出力電圧端子ＶＯＵＴから出力させ、また、スタンバイモード時には、差動増幅器２の駆動に代えて（少なくとも差動増幅器２をオフ状態にして）、電源電圧Ｖｃｃと接地電圧ＧＮＤ間に挿入されている抵抗Ｒ３およびＲ４の抵抗比に応じた所定電圧を出力電圧端子ＶＯＵＴから出力させるようにしている。

即ち、ここでは、切り替え手段は、各抵抗Ｒ３，Ｒ４の抵抗比に応じた電圧を出力端子ＶＯＵＴから出力させる場合には、ＰｃｈＭＯＳトランジスタ８およびＮｃｈＭＯＳトランジスタ９をオン状態にして各抵抗Ｒ３、Ｒ４に電流を流し、かつ基準電圧発生回路１および差動増幅器２をオフ状態、ＰｃｈＭＯＳトランジスタ３をＰｃｈＭＯＳトランジスタ４によりオフ状態、各抵抗Ｒ１、Ｒ２に流れる電流をＮｃｈＭＯＳトランジスタ７により遮断する。また、差動増幅器２の駆動によるＰｃｈＭＯＳトランジスタ３からの駆動電圧（通常の電圧変換出力）を出力端子ＶＯＵＴから出力させる場合には、基準電圧発生回路１および差動増幅器２をオン状態、ＰｃｈＭＯＳトランジスタ４をオフ状態にしてＰｃｈＭＯＳトランジスタ３を駆動可能状態にし、ＮｃｈＭＯＳトランジスタ７をオン状態にして各抵抗Ｒ１、Ｒ２電流を流し、さらに、各抵抗Ｒ３、Ｒ４に流れる電流をＰｃｈＭＯＳトランジスタ８およびＮｃｈＭＯＳトランジスタ９により遮断している。

上記構成により、以下に、通常動作時とスタンバイ時の電圧変換回路２０の動作について説明する。

図２および図３はそれぞれ、通常動作時とスタンバイ時におけるパワーダウン設定端子ＰＤ、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯおよびスタンバイモード設定端子ＳＨＤの各状態を示す図１との対応図である。

図２に示すように、回路動作やメモリー動作を行う通常動作時には、パワーダウン設定端子ＰＤ＝“Ｌ”レベル、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯ＝“Ｈ”レベル、スタンバイモード設定端子ＳＨＤ＝“Ｈ”レベルに設定される。

これにより、ＰｃｈＭＯＳトランジスタ４が”ＯＦＦ”状態、ＮｃｈＭＯＳトランジスタ７が”ＯＮ”状態、ＰｃｈＭＯＳトランジスタ８が”ＯＦＦ”状態、ＮｃｈＭＯＳトランジスタ９が”ＯＦＦ”状態となる。このとき、ＰｃｈＭＯＳトランジスタ８およびＮｃｈＭＯＳトランジスタ９が”ＯＦＦ”状態であるため、抵抗Ｒ３およびＲ４には電流が流れない。

ここで、出力電圧端子から出力される電圧ＶＯＵＴ＝１．８Ｖ、基準電圧発生回路１から出力される電圧ＶＲＥＦ＝１．２５Ｖとすると、抵抗Ｒ１およびＲ２は、差動増幅器２に入力される１．２５Ｖが１．８Ｖになるように、下記式（１）により（（Ｒ１＋Ｒ２）／Ｒ２）が１．８／１．２５＝１．４４倍となるよう適宜決定される。

ＶＯＵＴ＝（（Ｒ１＋Ｒ２）／Ｒ２）×ＶＲＥＦ・・・式（１）
負荷駆動回路であるＰｃｈＭＯＳトランジスタ３は、差動増幅器２から出力された電圧が駆動端子であるゲートに入力され、単位電源電圧変換回路が構成されて、出力電圧端子ＶＯＵＴから電圧が出力される。負荷駆動回路３は、出力電圧端子ＶＯＵＴに接続される負荷の大きさによって、そのＯＮ抵抗が決定される。

図３に示すように、内部回路が停止されてメモリーへのアクセスが無いスタンバイモード時には、パワーダウン設定端子ＰＤ＝“Ｈ”レベル、電圧変換回路ＯＮ／ＯＦＦ制御端子ＬＤＯ＝“Ｌ”レベル、スタンバイモード設定端子ＳＨＤ＝“Ｌ”レベルに設定される。

これにより、ＰｃｈＭＯＳトランジスタ４が”ＯＮ”状態、ＮｃｈＭＯＳトランジスタ７が”ＯＦＦ”状態、ＰｃｈＭＯＳトランジスタ８が”ＯＮ”状態、ＮｃｈＭＯＳトランジスタ９が”ＯＮ”状態となる。このとき、ＰｃｈＭＯＳトランジスタ４が”ＯＮ”状態であるため、ＰｃｈＭＯＳトランジスタ３は”ＯＦＦ”状態となる。また、ＰｃｈＭＯＳトランジスタ７も”ＯＦＦ”状態であるため、抵抗Ｒ１およびＲ２には電流が流れない。

さらに、パワーダウン設定端子ＰＤが“Ｈ”レベルのときに基準電圧発生回路１と差動増幅器２が”ＯＦＦ”状態となるように構成されているため、定常電流が必要とされず、基準電圧発生回路１と差動増幅器２による消費電力を無くすことが可能となる。

その結果、スタンバイモード時には、電源電圧Ｖｃｃと接地電圧ＧＮＤ間に設けられた抵抗Ｒ３とＲ４の抵抗比で決定される電圧が出力電圧端子ＶＯＵＴに出力される。

ここで、出力電圧端子から出力される電圧ＶＯＵＴ＝１．８Ｖ、電源電圧Ｖｃｃ＝３．０Ｖとすると、抵抗Ｒ３およびＲ４は、下記式（２）により（Ｒ４／（Ｒ３＋Ｒ４））が１．８／３．０＝０．６倍となるよう適宜決定される。

ＶＯＵＴ＝（Ｒ４／（Ｒ３＋Ｒ４））×Ｖｃｃ・・・式（２）
スタンバイモード時にＲＡＭなどのメモリーのデータを保持するために必要な電流は微小であることから、抵抗Ｒ３とＲ４は大きな値で良く、抵抗を流れる電流を小さくすることができる。

以上により、例えばロジック回路とメモリ回路が内蔵された集積回路を持つ携帯電話装置に、上記実施形態の電圧変換回路２０を用いる場合に、回路動作やメモリ動作を行う通常動作時には、基準電圧発生回路１の出力を差動増幅器により増幅させて負荷駆動用のトランジスタ３からの駆動電圧を出力端子ＶＯＵＴから出力させることができる。また、スタンバイモード時には、このトランジスタ３からの駆動電圧に代えて、電源電圧−接地電圧間に挿入された抵抗比に応じた所定電圧を出力端子ＶＯＵＴから出力させることができる。

また、このスタンバイモード時において、内部回路が停止してメモリ回路へのアクセスがないような場合には、差動増幅器２を動作させる必要がないため、差動増幅器２に必要な定常電流分を低減させて低消費電力化が可能となる。また、電源電圧−接地電圧間に挿入される抵抗比を適宜設定することによって、ＲＡＭなどのメモリのデータを保持するための電圧を出力させることができる。

なお、切り替え手段の構成は、上記実施形態で説明したものに限られるものではなく、差動増幅器および負荷駆動回路からの電圧を出力電圧端子から出力させるか、または、電源電圧ＶＯＵＴと接地電圧ＧＮＤ間に挿入されている抵抗比に応じた電圧を出力電圧端子から出力させるかを切り替え可能であれば、他の構成であってもよい。

例えば、上記実施形態では、負荷駆動手段としてのトランジスタ３や、差動増幅器２の利得設定手段としての抵抗Ｒ１，Ｒ２を用いた構成について説明したが、これに限らず、これらの少なくともいずれかを用いない場合にも本発明を適用することができる。

即ち、電源電圧から基準電圧を発生する基準電圧発生回路１と、この基準電圧発生回路１からの出力電圧を増幅する差動増幅器２とを備え、この差動増幅器２の出力電圧を用いて出力電圧端子ＶＯＵＴから通常の電圧変換出力を出力可能とする電圧変換回路において、出力電圧端子ＶＯＵＴと電源電圧の出力端間および、出力電圧端子ＶＯＵＴと接地電圧の出力端間にそれぞれ各抵抗Ｒ３，Ｒ４がそれぞれ挿入され、その通常の電圧変換出力を出力電圧端子ＶＯＵＴから出力させることと、差動増幅器２の駆動に代えて、各抵抗Ｒ３，Ｒ４の抵抗比に応じた所定電圧を出力電圧端子ＶＯＵＴから出力させることを、出力電圧端子ＶＯＵＴに接続された負荷の大小に応じて切り替える切り替え手段を有する。この切り替え手段は、前述したように、負荷駆動手段としてのトランジスタ３からの駆動電圧を出力電圧端子ＶＯＵＴから出力させる場合に、各抵抗Ｒ３，Ｒ４に流れる電流を遮断する第２遮断手段を有している。

なお、上記実施形態では、増幅手段として差動増幅器２（差動増幅手段）を用いて説明したが、これに限らず、増幅回路（増幅器）の出力が、ハイインピーダンスもしくは開放となるような仕組みの増幅回路との組み合わせで本発明を実現することができる。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、メモリ回路やロジック回路などを有する集積回路で、これらの内部回路を負荷として駆動する所定の駆動電圧を生成するために用いられる電圧変換回路および、電池駆動が行われる携帯電話装置などに好適な携帯情報装置などの電子機器の分野において、スタンバイモード時に、通常の電圧変換出力の駆動に代えて、電源電圧−接地電圧間に挿入された抵抗比に応じた電圧を出力端子電圧から出力させることによって、スタンバイモード時に適した低い所定電圧を出力しつつ、差動増幅器に必要な定常電流分を削減して、低消費電力化を図ることができる。

本発明の実施形態に係る電圧変換回路の要部構成例を示す回路図である。 図１の電圧変換回路について、通常動作時の動作を説明するための回路図である。 図１の電圧変換回路について、スタンバイモード時の動作を説明するための回路図である。 特許文献１に開示されている従来の電圧変換回路の要部構成例を示す回路図である。

符号の説明

１ 基準電圧発生回路
２ 差動増幅器
３，４，８，１０ａ ＰｃｈＭＯＳトランジスタ
５ NAND回路（ナンド回路）
６、１０ インバータ回路（インバータ手段）
７，９，１０ｂ ＮｃｈＭＯＳトランジスタ
２０ 電圧変換回路
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗
ＰＤ パワーダウン設定端子
ＬＤＯ 電圧変換回路ＯＮ／ＯＦＦ制御端子
ＨＳＤ スタンバイモード設定端子
ＶＯＵＴ 出力端子（出力電圧端子）
Ｖｃｃ 電源電圧
ＧＮＤ 接地電圧
ＶＲＥＦ 基準電圧

Claims (21)

1. 電源電圧から基準電圧を発生する基準電圧発生手段と、該基準電圧発生手段からの出力電圧を増幅する増幅手段とを備え、該増幅手段の出力電圧を用いて出力電圧端子から通常の電圧変換出力を出力可能とする電圧変換回路において、
   該出力電圧端子と該電源電圧の出力端間および、該出力電圧端子と接地電圧の出力端間にそれぞれ各抵抗がそれぞれ挿入されており、
   該通常の電圧変換出力を該出力電圧端子から出力させることと、該増幅手段の駆動に代えて、該各抵抗の抵抗比に応じた電圧を該出力電圧端子から出力させることを、該出力電圧端子に接続された負荷に応じて切り替える切り替え手段を有する電圧変換回路。
2. 前記増幅手段の出力電圧を用いて駆動電圧を前記通常の電圧変換出力として該出力電圧端子から出力することにより、前記出力電圧端子に接続された負荷を駆動可能とする負荷駆動手段を更に有する請求項１に記載の電圧変換回路。
3. 前記増幅手段の一方の入力端に前記基準電圧発生手段の出力端が接続されており、前記負荷駆動手段の出力側と接地電圧間に直列に接続された二つの抵抗の接続部が他方の入力端に接続されて利得設定手段が構成されている請求項２に記載の電圧変換回路。
4. 前記切り替え手段は、前記負荷の大小に応じて切り替える請求項１に記載の電圧変換回路。
5. 前記切り替え手段は、通常動作時には前記通常の電圧変換出力を前記出力電圧端子から出力させ、該通常動作時よりも負荷が小さいスタンバイモード時には前記各抵抗の抵抗比に応じた電圧を該出力電圧端子から出力させるように切り替える請求項１または４に記載の電圧変換回路。
6. 前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記増幅手段をオフ状態とする第１遮断手段を有する請求項１〜３のいずれかに記載の電圧変換回路。
7. 前記増幅手段は、前記第１遮断手段として、一方電圧レベルが供給されたときにオフ状態とするための制御端子を有しており、
   前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該増幅手段の制御端子に該一方電圧レベルが供給される請求項６に記載の電圧変換回路。
8. 前記切り替え手段は、前記通常の電圧変換出力を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断する第２遮断手段を有する請求項１または６に記載の電圧変換回路。
9. 前記切り替え手段は、前記負荷駆動手段からの駆動電圧を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断する第２遮断手段を有する請求項２に記載の電圧変換回路。
10. 前記第２遮断手段は、
    前記電源電圧の出力端と前記各抵抗のうちの一方の抵抗との間に設けられた第１スイッチング手段と、
    前記接地電圧の出力端と該各抵抗のうちの他方の抵抗との間に設けられた第２スイッチング手段とを有する請求項８または９に記載の電圧変換回路。
11. 前記第１スイッチング手段はＰｃｈＭＯＳトランジスタで構成され、
    前記第２スイッチング手段は、前記接地電圧の出力端と前記他方の抵抗間に設けられたＮｃｈＭＯＳトランジスタと、該ＮｃｈＭＯＳトランジスタの制御端子に出力端が接続されたインバータ手段とを有し、前記通常の電圧変換出力を前記出力電圧端子から出力させる場合に、前記各抵抗に流れる電流を遮断するように、該ＰｃｈＭＯＳトランジスタの制御端子と該インバータ手段の入力端とに一方電圧レベルが供給される請求項１０に記載の電圧変換回路。
12. 前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記基準電圧発生手段をオフ状態とする第３遮断手段を有する請求項１または３に記載の電圧変換回路。
13. 前記基準電圧発生手段は、前記第３遮断手段として、一方電圧レベルが供給されたときにオフ状態とするための制御端子を有しており、
    前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該制御端子に該一方電圧レベルが供給される請求項１２に記載の電圧変換回路。
14. 前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記負荷駆動手段をオフ状態とする第４遮断手段を有する請求項２または３に記載の電圧変換回路。
15. 前記負荷駆動手段は第３スイッチング手段で構成され、
    前記第４遮断手段は、前記電源電圧と該第３スイッチング手段の制御端との間に設けられた第４スイッチング手段を有し、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該第３スイッチング手段をオフ状態とするように、該第４スイッチング手段の制御端に所定電圧レベルが供給される請求項１４に記載の電圧変換回路。
16. 前記第３スイッチング手段はＰｃｈＭＯＳトランジスタからなり、
    前記第４スイッチング手段はＰｃｈＭＯＳトランジスタからなり、
    該第３スイッチング手段をオフ状態とするように、該第４スイッチング手段の制御端子に他方電圧レベルが供給される請求項１５に記載の電圧変換回路。
17. 前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、前記差増幅手段の利得設定手段に流れる電流を遮断する第５遮断手段を有する請求項３に記載の電圧変換回路。
18. 前記第５遮断手段は、前記接地電圧の出力端と前記利得設定手段間に設けられた第５スイッチング手段と、該第５スイッチング手段の制御端子に出力端が接続されたインバータ手段と、該インバータ手段の入力端に出力端が接続されたＮＡＮＤ手段とを有し、前記各抵抗の抵抗比に応じた電圧を前記出力電圧端子から出力させる場合に、該利得設定手段の抵抗に流れる電流を遮断するように、該ＮＡＮＤ手段の両入力端に所定電圧レベルが供給される請求項１７に記載の電圧変換回路。
19. 前記第５スイッチング手段はＮｃｈＭＯＳトランジスタからなり、
    前記利得設定手段の各抵抗に流れる電流を遮断するように、前記ＮＡＮＤ手段の両入力端に他方電圧レベルが供給される請求項１８に記載の電圧変換回路。
20. 前記切り替え手段は、前記各抵抗の抵抗比に応じた電圧を出力電圧端子から出力させる場合に、前記第２遮断手段により該各抵抗に電流を導通させる請求項８〜１１のいずれかに記載の電圧変換回路。
21. 請求項１〜２０のいずれかに記載の電圧変換回路で変換された所定電圧を用いて駆動される電子機器。

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