KR20040015589A - 향상된 테스트 신뢰성을 갖는 반도체 메모리 장치 - Google Patents

Abstract

본 발명에 따른 반도체 메모리 장치는 복수 개의 데이터 출력 패드들과; 데이터 정보를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이로부터 N-비트 데이터를 감지 증폭하는 감지 증폭 회로와; 테스트 모드시 상기 N-비트 데이터 중 일부를 상기 데이터 출력 패드들 중 제 1 대표 데이터 출력 패드(들)를 통해 외부로 출력하는 제 1 데이터 전달 경로와; 상기 테스트 모드시 상기 N개의 데이터 비트들이 동일한 값을 갖는 지의 여부를 판별하는 패럴 테스트 회로와; 그리고 상기 테스트 모드시 상기 패럴 테스트 회로의 출력을 상기 데이터 출력 패드들 중 제 2 대표 데이터 출력 패드(들)를 통해 외부로 출력하는 제 2 데이터 전달 경로를 포함한다.

Description

향상된 테스트 신뢰성을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH IMPROVED TEST RELIABILITY}

본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.

반도체 집적 회로를 제조함에 있어서, 설계, 공정, 포장, 그리고 테스트를 포함하는 다양한 절차들이 필요로 된다. 게다가, 테스트는 기능적인 방법, 파라미터 방법 그리고 번-인 방법으로 분류된다. 이러한 방법에 있어서, 반도체 집적 회로들은 웨이퍼, 다이 (die) 또는 패키지 형태로 테스트될 것이다. 그리고, 포장이 비교적 비싼 절차이더라도, 반도체 메이커들은 테스트 이전에 (반도체 집적 회로 장치의 적절한 동작을 확보하기 이전에) 장치들을 포장하였다. 하지만, 반도체 집적 회로 장치의 구조가 점차적으로 복잡해짐과 연계하여 볼 때, 반도체 집적 회로 장치들을 포장하는 데 필요한 많은 비용으로 인해서, 동작하지 않는 (비정상적인) 반도체 집적 회로 장치들을 포장할 가능성을 줄이기 위해 반도체 집적 회로 장치들은 웨이퍼 또는 다이 형태에서 테스트될 필요가 있다. 게다가, 멀티칩 모듈들 (multichip modules)의 출현과 관련하여, 반도체 집적 회로 장치가 멀티칩 캐리어 (multichip carrier)에 실장되는 많은 구성 요소들 중 단지 하나의 구성 요소이기 때문에 웨이퍼 또는 패키지 테스트가 반드시 요구된다.

반도체 웨이퍼 칩들을 테스트하기 위한 고정 프로브 보드 (fixed probe board)가 "FIXED PROBE BOARD"라는 제목으로 U.S. Patent No. 4,563,640에 게재되어 있다. 프로브 보드는 지지판 (support base)에 실장된 다수의 프로브 핀들 (probe needles (tips or pins))을 포함한다. 프로브 핀들의 구성은 테스트될 반도체 집적 회로의 패드들 (예를 들면, 데이터 입/출력용 패드들, 제어 신호용 패드들, 어드레스용 패드들, 명령용 패드들)에 대응한다. '640에 게재된 프로브 보드는 다이 또는 웨이퍼 형태의 많은 반도체 집적 회로들 (예를 들면, 동일한 행 또는 열에 배열된 집적 회로들)을 동시에 테스트 (이하 "병렬 테스트"라 칭함)할 수 없는 문제점을 갖는다.

병렬 테스트를 수행하기 위해서는, 동시에 테스트될 반도체 집적 회로들, 예를 들면, 반도체 메모리 장치들 각각에 할당되는 프로브 핀들의 수가 제한되어야 한다. 이는 프로브 카드 (프로브 보드에 상응함)의 프로브 핀들은 인접한 반도체 메모리 장치 영역에 배열됨 없이 임의의 테스트될 반도체 메모리 장치 영역 내에만 배열되어야 하기 때문이다. 그러므로, 테스트될 반도체 메모리 장치의 모든 패드들 특히, 데이터 입/출력용 패드들 (또는 핀들)에 각각 대응하도록 프로브 카드의 프로브 핀들을 할당할 수 없다. 이는 한번에 많은 반도체 메모리 장치들을 테스트하기 위해서는 각 반도체 메모리 장치에 할당되는 프로브 핀들의 수를 줄어야 하고, 각 반도체 메모리 장치에 많은 프로브 핀들을 할당하기 위해서는 동시에 테스트되는 반도체 메모리 장치의 수가 줄어야 함을 의미한다. 그러므로, 웨이퍼/패키지 테스트시 소요되는 시간을 줄이기 위해서는, 동시에 테스트되는 반도체 집적 회로 메모리 장치들의 수를 늘이는 것 (반도체 메모리 장치 당 할당되는 프로브 핀들의 수를 줄이는 것)이 바람직하다.

동시에 테스트할 수 있는 반도체 집적 회로 메모리 장치들의 수를 늘리기 위해, 복수 개의 데이터 출력 패드들을 하나의 데이터 출력 패드 (이하, "대표 데이터 출력 패드"라 칭함)로 할당하는 MDQ 방식 (merged DQ method)이 사용된다. 즉, 하나의 반도체 메모리 장치에는 하나의 테스트 핀이 할당되기 때문에, 동시에 테스트되는 반도체 메모리 장치들의 수가 증가하게 된다. MDQ 방식을 채용한 반도체 메모리 장치의 일예가 도 1에 도시되어 있다.

도 1을 참조하면, 반도체 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이 (12); 메모리 셀 어레이 (12)에 저장된 데이터를 감지 증폭하는 감지 증폭 회로 (14); 감지 증폭 회로 (14)로부터 출력되는 데이터를 래치하는 데이터 래치 회로 (16); 데이터 래치 신호 (KDATA)에 응답하여 데이터 래치 회로 (16)로부터 출력되는 데이터를 래치하는 디멀티플렉서 회로 (18); 디멀티플렉서 회로 (18)로부터 출력되는 데이터를 데이터 출력 패드들 (DQ0-DQ8)을 통해 외부로 출력하는 데이터 출력 버퍼 회로 (20); 그리고 테스트 모드시 데이터 래치 회로 (16)의 출력들이 동일한 값을 갖는 지의 여부를 검출하는 패럴 테스트 회로 (22)를 포함한다. 도 2에는 패럴 테스트 회로 (22)의 상세 회로도가 도시되어 있고, 도 3에는 도 1에 도시된 디멀티플렉서 회로의 일부를 보여주는 회로도가 도시되어 있다.

도 1에서, 테스트 모드시 프로브 핀이 연결되는 대표 데이터 출력 패드가 "DQ4"라 가정하자. 이러한 가정에 따르면, 테스트 모드시 대표 데이터 출력 패드를 제외한 나머지 데이터 출력 패드들 (DQ0-DQ4, DQ6-DQ8)에는 프로브 핀이 연결되지 않는다. 이때, 제어 신호 (MDQ)는 데이터 출력 패드들 (DQ0-DQ4, DQ6-DQ8)에 연결된 데이터 출력 버퍼들이 비활성화되게 한다. 즉, 테스트 모드시, 데이터 출력 패드들 (DQ0-DQ4, DQ6-DQ8)에 대응하는 데이터 출력 버퍼들의 출력들은 각각 플로팅 상태 또는 고 임피던스 상태 (high impedance state)을 갖는다. 테스트 모드시, 패럴 테스트 회로 (22)의 테스트 결과 (DOUTMDQ)는 대표 데이터 출력 패드 (DQ4)에서 얻어진다. 예를 들면, 데이터 래치 회로 (16)의 출력들이 동일한 값을 가질 때 패럴 테스트 회로 (22)의 출력 (DOUTMDQ)은 인에이블되어 대표 데이터 출력 패드에 대응하는 디멀티플렉서의 출력이 외부로 출력될 것이다. 데이터 래치 회로 (16)의 출력들이 서로 동일한 값을 가지지 않을 때 패럴 테스트 회로 (22)의 출력 (DOUTMDQ)은 디세이블되어 대표 데이터 출력 패드 (DQ4)에 대응하는 데이터 출력 버퍼는 디세이블된다. 즉, 데이터 래치 회로 (16)의 출력들이 서로 동일한 값을 가지지 않을 때 대표 데이터 출력 패드 (DQ4)는 고 임피던스 상태가 된다.

대표 데이터 출력 패드 (DQ4)를 통해 출력되는 데이터는 다음과 같은 정보를 표현해야 한다. 먼저, 메모리 내부에 테스트 데이터를 저장하고 있지 않은 경우, 대표 데이터 출력 패드 (DQ4)를 통해 출력되는 신호와 예상 데이터 (expected data)가 서로 일치하는 지의 여부를 테스트 장비가 확인해야 한다. 이로 인해 대표 데이터 출력 패드 (DQ4)는 메모리 셀로부터 읽혀진 데이터 (하이 또는 로우 레벨)를 그대로 출력할 수 있어야 한다. 또한, 데이터 래치들로부터 출력되는 데이터 값들이 동일하지 않을 때, 대표 데이터 출력 패드 (DQ4)에서는 하이 또는 로우 레벨 이외에 페일을 알릴 수 있는 신호가 출력되어야 한다. 앞서 설명된 바와 같이, 테스트 모드시 페일이 발생하였을 때에는 대표 데이터 출력 패드의 출력을 고 임피던스 상태로 만들어 주어 데이터 래치들로부터 출력되는 데이터 값들이 동일하지 않음을 표현한다.

이러한 MDQ 방식을 사용하는 경우, 테스트 장비는 하이 또는 로우 레벨만을 구분했던 다른 테스트 모드와는 달리 대표 데이터 출력 패드의 레벨을 3가지 상태들 즉, 하이 레벨, 로우 레벨, 그리고 고 임피던스 상태로 구분해야 한다. 이때,테스트할 모든 메모리 장치들에서 대표 데이터 출력 패드의 출력 레벨을 정확히 인식할 수 있도록 하이 레벨, 로우 레벨, 그리고 고 임피던스 레벨에 대한 정의가 이루어져야 한다. 단순히 하이 레벨과 로우 레벨만을 구분하는 것과 달리 고 임피던스 레벨의 인식이 추가된 상황에서는 테스트 환경에서 기인하는 노이즈로 인해 레벨 인식이 어려워질 수 있어 테스트 과정에서 큰 부담이 될 수 있다.

본 발명의 목적은 테스트 장비가 테스트될 장치의 패스/페일 상태를 손쉽게 인식하게 하는 장치에 관한 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블록도;

도 2는 도 1에 도시된 패럴 테스트 회로를 보여주는 회로도;

도 3은 도 1에 도시된 디멀티플렉서 회로의 일부를 보여주는 회로도;

도 4는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도; 그리고

도 5는 도 4에 도시된 디멀티플렉서의 바람직한 실시예를 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

12, 120 : 메모리 셀 어레이14, 140 : 감지 증폭 회로

16, 160 : 데이터 래치 회로18, 180 : 디멀티플렉서 회로

20, 200 : 데이터 출력 버퍼 회로22, 220 : 패럴 테스트 회로

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 복수 개의 데이터 출력 패드들과; 데이터 정보를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이로부터 N-비트 데이터를 감지 증폭하는 감지 증폭 회로와; 테스트 모드시 상기 N-비트 데이터 중 일부를 상기 데이터 출력 패드들 중 제 1 대표 데이터 출력 패드(들)를 통해 외부로 출력하는 제 1 데이터 전달 경로와; 상기 테스트 모드시 상기 N개의 데이터 비트들이 동일한 값을 갖는 지의 여부를 판별하는 패럴 테스트 회로와; 그리고 상기 테스트 모드시 상기 패럴 테스트 회로의 출력을 상기 데이터 출력 패드들 중 제 2 대표 데이터 출력 패드(들)를 통해 외부로 출력하는 제 2 데이터 전달 경로를 포함한다.

이 실시예에 있어서, 상기 데이터 출력 패드들에 각각 대응하며, 상기 N개의 데이터 비트들을 각각 임시적으로 저장하는 복수 개의 데이터 래치들과; 상기 데이터 출력 패드들에 각각 대응하며, 상기 N개의 데이터 비트들을 각각 래치하는 복수 개의 디멀티플렉서들과; 그리고 상기 데이터 출력 패드들에 각각 대응하며, 상기 N개의 데이터 비트들에 응답하여 대응하는 데이터 출력 패드들을 각각 구동하는 복수 개의 데이터 출력 버퍼들을 더 포함한다.

이 실시예에 있어서, 상기 제 1 데이터 전송 경로는 상기 제 1 대표 데이터 출력 패드에 대응하는 디멀티플렉서와 데이터 출력 버퍼를 포함한다.

이 실시예에 있어서, 상기 제 2 데이터 전송 경로는 상기 제 2 대표 데이터 출력 패드에 대응하는 디멀티플렉서와 데이터 출력 버퍼를 포함하며, 상기 디멀티플렉서는 상기 테스트 모드를 알리는 제어 신호에 따라 상기 패럴 테스트 회로의 출력 또는 대응하는 데이터 래치의 출력을 대응하는 데이터 출력 버퍼로 전달한다.

본 발명의 바람직한 실시예가 이하 참조도면들에 의거하여 상세히 설명될 것이다.

도 4는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 4는 참조하면, 본 발명에 따른 반도체 메모리 장치 (100)는 데이터 정보를 저장하는 메모리 셀 어레이 (120); 메모리 셀 어레이 (120)에 저장된 데이터를 감지 증폭하는 감지 증폭 회로 (140); 감지 증폭 회로 (140)로부터 출력되는 데이터를 래치하는 데이터 래치 회로 (160); 데이터 래치 신호 (KDATA)에 응답하여 데이터 래치 회로 (160)로부터 출력되는 데이터를 래치하는 디멀티플렉서 회로 (180); 디멀티플렉서 회로 (180)로부터 출력되는 데이터를 데이터 출력 패드들 (DQ0-DQ8)을 통해 외부로 출력하는 데이터 출력 버퍼 회로 (200); 그리고 테스트 모드시 데이터 래치 회로(160)의 출력들이 동일한 값을 갖는 지의 여부를 검출하는 패럴 테스트 회로 (220)를 포함한다.

도 4에 도시된 바와 같이, 데이터 출력 패드들 (DQ3, DQ4)에 각각 연결된 데이터 출력 버퍼들은 제어 신호 (MDQ)에 의해서 제어되지 않는다. 이는 테스트 모드시 데이터 출력 패드들 (DQ3, DQ4)에 각각 대응하는 데이터 출력 버퍼들이 제어 신호 (MDQ)에 의해서 디세이블되지 않음을 의미한다. 데이터 출력 패드 (DQ4)에 대응하는 데이터 출력 버퍼는 테스트 모드시 대응하는 디멀티플렉서를 통해 대응하는 데이터 래치의 출력을 그대로 받아들여 데이터 출력 패드 (DQ4)로 전달한다. 이는 감지 증폭 회로에 의해서 감지된 데이터 값 (즉, 테스트를 위해서 기입된 데이터 값)이 그대로 출력됨을 의미한다.

데이터 출력 패드 (DQ3)에 대응하는 디멀티플렉서는 제어 신호 (MDQ)에 따라 데이터 래치의 출력을 또는 패럴 테스트 회로 (220)의 출력을 대표 데이터 출력 패드 (DQ3)에 연결된 데이터 출력 버퍼로 전달한다. 예를 들면, 정상 동작 모드시, 데이터 출력 패드 (DQ3)에 대응하는 디멀티플렉서는 데이터 래치의 출력을 대표 데이터 출력 패드 (DQ3)에 연결된 데이터 출력 버퍼로 전달한다. 테스트 모드시, 데이터 출력 패드 (DQ3)에 대응하는 디멀티플렉서는 패럴 테스트 회로 (220)의 출력을 대표 데이터 출력 패드 (DQ3)에 연결된 데이터 출력 버퍼로 전달한다.

테스트 모드시, 2개의 데이터 출력 패드들 (예를 들면, DQ3, DQ4)을 제외한 나머지 데이터 출력 패드들 (DQ0, DQ1, DQ2, DQ5-DQ8)은 고 임피던스 상태가 된다. 데이터 출력 패드 (DQ4)는 일반적인 읽기 동작을 통해 실질적으로 기입된 데이터를읽고, 그렇게 읽혀진 데이터를 출력하는 데 사용된다. 테스트 장비는 데이터 출력 패드 (DQ4)를 통해 출력된 데이터를 예상 데이터와 비교한다. 데이터 출력 패드 (DQ3)는, 테스트 모드시, 패럴 테스트 회로 (220)의 테스트 결과 (DOUTMDQ)을 출력하는 데 사용된다. 즉, 로우 레벨 또는 하이 레벨을 갖는 패럴 테스트 회로 (220)의 테스트 결과 (DOUTMDQ)가 데이터 출력 패드 (DQ3)를 통해 출력된다.

이상의 내용으로부터 알 수 있듯이, 테스트 장비는 데이터 출력 패드 (DQ3)의 로우 또는 하이 레벨을 검출하고, 그 검출 결과로서 데이터 래치들로부터 출력되는 모든 데이터 값들이 동일한 값들을 갖는 지의 여부를 판별할 수 있다. 그리고, 테스트 장비는 데이터 출력 패드 (DQ4)를 통해 출력되는 로우 또는 하이 레벨 값을 예상 데이터 값과 비교함으로써 메모리 장치의 패스/페일 여부를 판별한다.

도 5는 데이터 출력 패드 (DQ3)에 대응하는 디멀티플렉서의 바람직한 실시예를 보여주는 회로도이다. 대표 데이터 출력 패드 (DQ3)를 제외한 나머지 데이터 출력 패드들에 대응하는 디멀티플렉서들은 도 3에 도시된 것과 실질적으로 동일하게 구성되며, 그러므로 그것에 대한 설명은 여기서 생략될 것이다. 도 5에서 알 수 있듯이, 2개의 대표 데이터 출력 패드들을 갖는 MDQ 방식을 구현하기 위해서, 도 3에 도시된 디멀티플렉서에서 인버터 (INV2)로 입력되던 KDATA 신호를 NAND 게이트로 입력하게 해서 테스트 모드에서 로우 레벨을 갖는 MDQB 신호에 의해 제어되게 하였다. 정상 동작시, MDQB 신호는 하이 레벨이 되므로 KDATA 신호에 의해서 DATAB 값이 샘플링되는 반면에 테스트 모드시에는 샘플링 동작을 수행하지 않는다. 대신에, 파워 업시에만 별도로 세팅되던 DOU 및 DOD 신호들을 도 5에 도시된 바와 같이DOUTMDQ와 MDQ 모드를 지시하는 MDQ 신호를 조합하여 발생한 DOUTMDQu과 DOUTMDQd 신호들에 의해서도 특정 레벨로 세팅하여 패스/페일 여부를 지시할 수 있다.

도 5에 있어서, DOUTMDQ 신호는 읽혀진 데이터 값들이 모두 동일할 때 하이 레벨을 갖는다. 이때, MDQ 모드임을 지시하는 신호인 MDQ 신호는 하이 상태이므로, DOUTMDQu 신호는 하이 레벨이 되고 DOUTMDQd 신호는 로우 레벨이 된다. 결국 파워 리세트 신호와 조합되는 DOUTMDQu 신호가 하이 레벨이기 때문에 "DOU"은 하이 레벨이 되고 "DOD"는 로우 레벨이 되어 데이터 출력 패드 (DQ3)를 통해 하이 레벨이 출력된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 2개의 데이터 출력 패드들을 통해 테스트 데이터를 출력함으로써 테스트 장비가 하이 레벨 신호 또는 로우 레벨 신호만을 이용하여 테스트 결과를 쉽게 판별하게 할 수 있다. 이에 따라 테스트 신뢰성의 향상을 도모할 수 있다.

Claims (4)

1. 복수 개의 데이터 출력 패드들과;

   데이터 정보를 저장하는 메모리 셀 어레이와;

   상기 메모리 셀 어레이로부터 N-비트 데이터를 감지 증폭하는 감지 증폭 회로와;

   테스트 모드시 상기 N-비트 데이터 중 일부를 상기 데이터 출력 패드들 중 제 1 대표 데이터 출력 패드(들)를 통해 외부로 출력하는 제 1 데이터 전달 경로와;

   상기 테스트 모드시 상기 N개의 데이터 비트들이 동일한 값을 갖는 지의 여부를 판별하는 패럴 테스트 회로와; 그리고

   상기 테스트 모드시 상기 패럴 테스트 회로의 출력을 상기 데이터 출력 패드들 중 제 2 대표 데이터 출력 패드(들)를 통해 외부로 출력하는 제 2 데이터 전달 경로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 데이터 출력 패드들에 각각 대응하며, 상기 N개의 데이터 비트들을 각각 임시적으로 저장하는 복수 개의 데이터 래치들과;

   상기 데이터 출력 패드들에 각각 대응하며, 상기 N개의 데이터 비트들을 각각 래치하는 복수 개의 디멀티플렉서들과; 그리고

   상기 데이터 출력 패드들에 각각 대응하며, 상기 N개의 데이터 비트들에 응답하여 대응하는 데이터 출력 패드들을 각각 구동하는 복수 개의 데이터 출력 버퍼들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 제 1 데이터 전송 경로는 상기 제 1 대표 데이터 출력 패드에 대응하는 디멀티플렉서와 데이터 출력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 제 2 데이터 전송 경로는 상기 제 2 대표 데이터 출력 패드에 대응하는 디멀티플렉서와 데이터 출력 버퍼를 포함하며, 상기 디멀티플렉서는 상기 테스트 모드를 알리는 제어 신호에 따라 상기 패럴 테스트 회로의 출력 또는 대응하는 데이터 래치의 출력을 대응하는 데이터 출력 버퍼로 전달하는 것을 특징으로 하는 반도체 메모리 장치.