KR20010105829A - 테스트 모드에서 다양한 테스트 데이터 패턴을 제공하는반도체 메모리 장치의 데이터 입력 회로 - Google Patents

Abstract

여기에 개시되는 반도체 메모리 장치의 데이터 입력 회로에는 일 그룹의 DQ 패드들에 각각 대응하는 레지스터들이 제공된다. 상기 레지스터들에는 대표 DQ 패드를 통해 데이터 패턴이 쓰여지며, 상기 데이터 패턴은 동일하지 않은 데이터 비트들로 이루어진다.

Description

테스트 모드에서 다양한 테스트 데이터 패턴을 제공하는 반도체 메모리 장치의 데이터 입력 회로{DATA INPUT CIRCUIT FOR USE IN A SEMICONDUCTOR MEMORY DEVICE WHICH PROVIDES VARIOUS TEST DATA PATTERNS IN A TEST MODE}

본 발명은 반도체 집적 회로들에 관한 것으로서, 구체적으로는 테스트 모드에서 대표 DQ 패드를 통해 제공되는 다양한 테스트 데이터 패턴들을 메모리 셀 어레이로 전달하는 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.

반도체 집적 회로를 제조함에 있어서, 설계, 공정, 포장, 그리고 테스트를포함하는 다양한 절차들이 필요로 된다. 게다가, 테스트는 기능적인 방법, 파라미터 방법 그리고 번-인 방법으로 분류된다. 이러한 방법에 있어서, 반도체 집적 회로들은 웨이퍼, 다이 (die) 또는 패키지 형태로 테스트될 것이다. 그리고, 포장이 비교적 비싼 절차이더라도, 반도체 메이커들은 테스트 이전에 (반도체 집적 회로 장치의 적절한 동작을 확보하기 이전에) 장치들을 포장하였다. 하지만, 반도체 집적 회로 장치의 구조가 점차적으로 복잡해짐과 연계하여 볼 때, 반도체 집적 회로 장치들을 포장하는 데 필요한 많은 비용으로 인해서, 동작하지 않는 (비정상적인) 반도체 집적 회로 장치들을 포장할 가능성을 줄이기 위해 반도체 집적 회로 장치들은 웨이퍼 또는 다이 형태에서 테스트될 필요가 있다. 게다가, 멀티칩 모듈들 (multichip modules)의 출현과 관련하여, 반도체 집적 회로 장치가 멀티칩 캐리어 (multichip carrier)에 실장되는 많은 구성 요소들 중 단지 하나의 구성 요소이기 때문에 웨이퍼 또는 다이 레벨 테스트가 반드시 요구된다.

반도체 웨이퍼 칩들을 테스트하기 위한 고정 프로브 보드 (fixed probe board)가 "FIXED PROBE BOARD"라는 제목으로 U.S. Patent No. 4,563,640에 게재되어 있다. 프로브 보드는 지지판 (support base)에 실장된 다수의 프로브 핀들 (probe needles (tips or pins))을 포함한다. 프로브 핀들의 구성은 테스트될 반도체 집적 회로의 패드들 (예를 들면, 데이터 입/출력용 패드들, 제어 신호용 패드들, 어드레스용 패드들, 명령용 패드들)에 대응한다. '640에 게재된 프로브 보드는 다이 또는 웨이퍼 형태의 많은 반도체 집적 회로들 (예를 들면, 동일한 행 또는 열에 배열된 집적 회로들)을 동시에 테스트 (이하 "패럴 테스트"라 칭함)할 수 없는문제점을 갖는다.

패럴 테스트를 수행하기 위해서는, 동시에 테스트될 반도체 집적 회로들, 예를 들면, 반도체 집적 회로 메모리 장치들 각각에 할당되는 프로브 핀들의 수가 제한되어야 한다. 이는 프로브 카드 (프로브 보드에 상응함)의 프로브 핀들은 인접한 반도체 집적 회로 메모리 장치 영역에 배열됨 없이 임의의 테스트될 반도체 집적 회로 메모리 장치 영역 내에만 배열되어야 하기 때문이다. 그러므로, 테스트될 반도체 집적 회로 메모리 장치의 모든 패드들 특히, 데이터 입/출력용 패드들 (이하, "DQ 패드"라 칭함)에 각각 대응하도록 프로브 카드의 프로브 핀들을 할당할 수 없다. 이는 한번에 많은 반도체 집적 회로 메모리 장치들을 테스트하기 위해서는 각 반도체 집적 회로 메모리 장치에 할당되는 프로브 핀들의 수를 줄어야 하고, 각 반도체 집적 회로 메모리 장치에 많은 프로브 핀들을 할당하기 위해서는 동시에 테스트되는 반도체 집적 회로 메모리 장치의 수가 줄어야 함을 의미한다.

웨이퍼 레벨에서 패럴 테스트를 수행하기 위해서는, 먼저, 동시에 테스트될 장치들 각각의 DQ 패드들을 복수의 그룹들로 구분한다. 그 다음에, 각 그룹의 DQ 패드들 중 하나의 DQ 패드 (이하, "대표 DQ 패드"라 칭함)에만 프로브 핀을 할당한 후, 테스트될 반도체 집적 회로 메모리 장치들 각각의 대표 DQ 패드들을 통해 각 메모리 장치에 데이터 비트들이 쓰여진다. 이때, 각 그룹의 다른 DQ 패드들에도 대표 DQ 패드를 통해 입력되는 데이터 비트가 공통으로 제공된다. 마지막으로, 각 반도체 집적 회로 메모리 장치의 메모리 셀들로부터 읽혀 진 데이터 비트들 중 각 그룹에 대응하는 데이터 비트들, 예를 들면, 2개의 데이터 비트들을 비교하고, 상기비교된 결과를 각 그룹의 대표 DQ 패드를 통해 외부로 출력한다. 그렇게 출력된 비교 결과를 이용하여 메모리 셀들의 결함 유무를 확인할 수 있다. 이러한 일련의 과정을 통해, 동시에 테스트되는 장치들에 집적된 메모리 셀들의 결함 여부를 측정할 수 있다.

도 1을 참조하면, 종래 기술에 따른 반도체 집적 회로 메모리 장치의 데이터 입력 회로가 도시되어 있다. 도 1의 데이터 입력 회로는 일 그룹의 DQ 패드들 (DQ0-DQ3)에 관련된 것으로서, 나머지 그룹들의 DQ 패들에 관련된 데이터 입력 회로 역시 동일하게 구현될 수 있을 것이다. 도 1을 참조하면, 데이터 입력 회로는 대응하는 DQ 패드들 (DQ0∼DQ3) (여기서, DQ0를 대표 DQ 패드가 가정하자)에 각각 연결된 버퍼들, 상기 버퍼들에 각각 대응하는 래치들 (L1∼L4), 그리고 각각이 대응하는 버퍼 및 래치 사이에 연결된 제 1 스위치들 (SW11∼SW14)로 구성된다. 상기 제 1 스위치들 (SW11∼SW14) 각각은 대응하는 버퍼 및 래치의 데이터 전송 경로를 연결하거나 차단하기 위한 것으로서, 제어 신호들 (PDT, PBT)에 따라 낸드 게이트 (G1)와 인버터들 (INV1, INV2)에 의해서 공통으로 제어된다.

계속해서 도 1을 참조하면, 데이터 입력 회로는 제 2 스위치들 (SW21∼SW24)을 더 포함하며, 상기 제 2 스위치들 (SW21∼SW24)는 대표 DQ 패드 (DQ0)에 연결된 버퍼의 출력과 래치들 (L1∼L4) 사이에 각각 연결된다. 상기 제 2 스위치들 (SW21∼SW24)은 대표 DQ 패드 (DQ0)와 대응하는 래치들 (L1∼L4) 사이의 데이터 전송 경로를 연결하거나 차단하기 위한 것으로서, 제어 신호들 (PDT, PBT)에 따라 낸드 게이트 (G2) 및 인버터 (INV3)에 의해서 공통으로 제어된다.

이러한 회로 구성에 따르면, 테스트 모드에서는 제 1 스위치들 (SW11∼SW14)의 전송 경로들은 차단되는 반면에 제 2 스위치들 (SW21∼SW24)의 전송 경로들은 형성된다. 그 결과, 대표 DQ 패드 (DQ0)를 통해 제공되는 데이터가 일 그룹의 DQ 패드들 (DQ0∼DQ3)에 대응하는 래치들 (L1∼L4)에 공통으로 제공된다.

종래 기술에 따른 데이터 입력 회로의 한 가지 문제점은 대표 DQ 패드를 통해 동일한 데이터가 각 래치에 제공되기 때문에 특정 메모리 셀 내에 스트레스를 가해주거나 데이터 라인들 사이의 브리지 현상 등을 검출하기 위해 다양한 데이터 형식 또는 패턴이 제공될 수 없다는 것이다.

본 발명의 목적은 대표 DQ 패드를 통해 제공되는 다양한 테스트 데이터 패턴들을 내부로 전달할 수 있는 반도체 메모리 장치의 데이터 입력 회로를 제공하는 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 데이터 입력 회로를 보여주는 회로도;

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 실시예;

도 3은 도 2의 데이터 입력 회로에 사용되는 제어 신호들을 발생하는 제어 회로; 그리고

도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 다른 실시예이다.

(구성)

상술한 제반 목적을 달성하고자 하는 본 발명의 특징에 따르면, 데이터를 저장하는 메모리 셀 어레이를 구비한 반도체 메모리 장치는 복수 개의 데이터 입출력 패드들과; 상기 데이터 입출력 패드들은 복수 개의 그룹들로 나눠지며; 상기 데이터 입출력 패드들에 연결되며, 상기 메모리 셀 어레이에 저장될 데이터를 받아들이는 데이터 입력 회로를 포함하며, 상기 데이터 입력 회로는 상기 각 데이터 입출력 패드에 대응하는 복수 개의 레지스터들을 가지며, 테스트 모드시 상기 입출력 패드들 중 어느 하나의 대표 패드를 통해 입력되는 테스트 패턴의 데이터 비트들이 상기 레지스터들에 순차적으로 저장된다.

이 실시예에 있어서, 상기 데이터 입력 회로의 레지스터들에 저장된 테스트 패턴의 데이터 비트들은 동시에 메모리 셀 어레이로 전달된다.

이 실시예에 있어서, 상기 반도체 메모리 장치는 제어 회로를 부가적으로 포함하며, 상기 제어 회로는 테스트 모드시 상기 테스트 패턴의 데이터 비트들이 상기 레지스터들에 순차적으로 저장되도록 그리고 저장된 데이터 비트들이 동시에 출력되도록 상기 데이터 입력 회로를 제어한다.

(작용)

이러한 장치에 의해서, 대표 DQ 패드를 통해 동일한 데이터 비트 대신 다른 데이터 비트들이 레지스터들에 순차적으로 저장된다.

(실시예)

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명된다.

본 발명의 신규한 데이터 입력 회로에는 일 그룹의 DQ 패드들에 각각 대응하는 레지스터들이 제공된다. 상기 레지스터들에는 대표 DQ 패드를 통해 데이터 패턴이 쓰여지며, 상기 데이터 패턴은 동일하지 않은 데이터 비트들로 이루어진다. 또한, 상기 레지스터들에 쓰여진 데이터 비트들의 로직 값들은 외부 DQ의 데이터에 따라 대응하는 레지스터들에 의해서 변화될 수 있다. 이에 대한 설명은 이하 상세히 설명된다.

도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 바람직한 실시예가 도시되어 있다. 앞서 설명된 바와 같이, 반도체 메모리 장치에 제공되는 DQ 패드들은 복수 개의 그룹들로 구분되며, 각 그룹은 복수 개의 DQ 패드들로 이루어진다. 도 2에는, 일 그룹의 DQ 패드들과 관련된 데이터 입력 회로가 도시되어 있지만, 나머지 그룹들의 DQ 패드들과 관련된 데이터 입력 회로 역시 동일하게 구성될 수 있음은 자명하다.

본 발명의 데이터 입력 회로는 일 그룹의 DQ 패드들 (DQi∼DQj)에 연결된다. 데이터 입력 회로는 패드들에 각각 대응하는 버퍼들, 래치들 (Li∼Lj) 및 레지스터들 (Ri∼Rj)을 포함한다. 대응하는 버퍼들과 래치들 (Li∼Lj) 사이에는 대응하는 스위치들 (SW3i∼SW3j)이 각각 연결된다. 각 래치 (Li∼Lj)는 2개의 인버터들로 구성된다. 각 스위치 (SW3i∼SW3j)는 도시된 바와 같이 연결된 인버터, NMOS 트랜지스터 및 PMOS 트랜지스터로 구성되며, 제어 신호 (PDT1)에 의해서 공통으로 제어된다. 각 레지스터 (Ri∼Rj)는 2개의 스위치들 (RSWIN, RSWOUT)과 래치 (RL)로 이루어진다. 레지스터들 (Ri∼Rj)에 제공되는 스위치들 (RSWIN)은 대응하는 제어 신호들 (PDT3i∼PDT3j)에 의해서 각각 제어되고, 스위치들 (RSWOUT)은 제어 신호 (PDT2)에 의해서 공통으로 제어된다.

도 3을 참조하면, 도 2의 데이터 입력 버퍼에 사용되는 제어 신호들을 발생하는 제어 회로가 도시되어 있다. 제어 회로는 입력 신호들 (PDT, REG2DIN, DQ2DIN)의 조합에 의해서 제어 신호들 (PDT1, PDT2) 중 어느 하나를 활성화시키며, 어드레스 신호들 (CAi∼CAj) 및 입력 신호들 (PDT, DQ2REG)의 조합에 의해서 제어신호들 (PDT3i∼PDT3j)을 순차적으로 활성화시킨다. 테스트 모드에 있어서, 입력 신호 (DQ2REG)가 활성화된 상태에서 어드레스 신호들 (CAi∼CAj)이 순차적으로 활성화될 때, 제어 신호들 (PDT3i∼PDT3j)이 순차적으로 활성화된다. 이는, 도 2에서 알 수 있듯이, 대표 DQ 패드 (DQi)로 입력되는 데이터가 레지스터들 (Ri∼Rj)에 순차적으로 저장되게 한다. 그 다음에, 테스트 모드에서 입력 신호 (DQ2REG)가 비활성화되고 입력 신호 (REG2DIN)이 활성화됨에 따라 제어 신호 (PDT1)가 활성화된다. 이는 도 2의 레지스터들 (Ri∼Rj)에 저장된 데이터 비트들이 동시에 대응하는 래치들 (Li∼Lj)을 통해 메모리 셀 어레이 (미도시됨)로 전달되게 한다.

도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 다른 실시예가 도시되어 있다. 도 4에 도시된 데이터 입력 회로는 각 레지스터에 저장된 데이터 비트 값의 반전 버전이 출력되도록 또는 그대로 출력되도록 하기 위한 회로로서, 대표 DQ 패드 (DQ0)에 제공되는 데이터 신호에 따라 결정될 것이다. 이러한 점을 제외하면, 도 3의 데이터 입력 회로는 도 2의 데이터 입력 회로와 동일하게 동작하면, 그것에 대한 설명은 그러므로 생략된다.

상술한 바와 같이, 본 발명에 따른 데이터 입력 회로에 의하면, 대표 DQ 패드를 통해 동일한 데이터 비트 대신 다른 데이터 비트들이 레지스터들에 순차적으로 저장된다. 그렇게 저장된 데이터 비트들은 특정 메모리 셀 내에 스트레스를 가해주거나 데이터 라인들 사이의 브리지 현상 등을 검출하기 위한 하나의 데이터 패턴을 형성한다. 그러므로, 대표 DQ 패드를 통해 제공되는 데이터 비트의 값을 가변시킴으로써 다양한 데이터 패턴들이 레지스터들에 저장될 수 있다. 이후, 그렇게 저장된 데이터 패턴의 데이터 비트들은 메모리 셀 어레이에 쓰여진다.

Claims (3)

1. 데이터를 저장하는 메모리 셀 어레이를 구비한 반도체 메모리 장치에 있어서:

   복수 개의 데이터 입출력 패드들과;

   상기 데이터 입출력 패드들은 복수 개의 그룹들로 나눠지며;

   상기 데이터 입출력 패드들에 연결되며, 상기 메모리 셀 어레이에 저장될 데이터를 받아들이는 데이터 입력 회로를 포함하며,

   상기 데이터 입력 회로는 상기 각 데이터 입출력 패드에 대응하는 복수 개의 레지스터들을 가지며, 테스트 모드시 상기 입출력 패드들 중 어느 하나의 대표 패드를 통해 입력되는 테스트 패턴의 데이터 비트들이 상기 레지스터들에 순차적으로 저장되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 데이터 입력 회로의 레지스터들에 저장된 테스트 패턴의 데이터 비트들은 동시에 메모리 셀 어레이로 전달되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 반도체 메모리 장치는 제어 회로를 부가적으로 포함하며, 상기 제어 회로는 테스트 모드시 상기 테스트 패턴의 데이터 비트들이 상기 레지스터들에 순차적으로 저장되도록 그리고 저장된 데이터 비트들이 동시에 출력되도록 상기 데이터 입력 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.