KR0161404B1 - 확장 데이타 출력모드를 가진 반도체 메모리 장치 - Google Patents

확장 데이타 출력모드를 가진 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이타 확장 모드에서 항상 인에이블 상태로 유지되어 데이타 출력라인과 출력단자를 연결하는 데이타 출력버퍼; 셀로부터 독출된 데이터를 증폭하여 내부 입출력 버스에 전달하기 위한 감지 증폭기; 상기 내부 입출력 버스와 상기 데이터 출력라인 사이에 개재되고, 컬럼 어드레스 스트로브 신호의 후단 이후에도 상기 감지 증폭기로부터 내부 입출력 버스에 전달된 데이타를 저장하고 저장된 데이타를 데이터 출력버퍼에 전달하기 위하여 데이터 출력 제어신호에 응답해서 내부 출력버스와 데이터 출력라인의 연결을 스위칭하는 버스 제어기; 및 컬럼 어드레스 스토로브 신호의 선단을 제1지연시간으로 지연시키고 상기 컬럼 어드레스 신호의 후단을 상기 제1지연시간보다 긴 제2지연시간으로 지연시켜서 합성한 상기 데이터 출력 제어신호를 발생하는 제어신호 발생수단을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 확장 데이터 출력모드에서 사이클 타임을 바르게 하면서도 컬럼 어드레스 스토로브 타임의 마진을 충분히 확보할 수 있다.

Description

확장 데이터 출력모드를 가진 반도체 메모리 장치
제1도는 일반적인 확장 데이터 출력모드를 가진 반도체 메모리 장치의 블록도.
제2도 제1도의 버스 제어기의 상세 회로구성을 나타낸 회로도.
제3도는 종래의 제어신호 발생수단의 구성을 나타낸 회로도.
제4도는 종래의 확장 데이터 출력모드를 가진 반도체 메모리 장치의 어드레스 셋업이 느린 경우의 동작을 설명하기 위한 타이밍 챠트.
제5도는 종래의 확장 데이터 출력모드를 가진 반도체 메모리 장치의 어드레스 셋업이 빠른 경우의 동작을 설명하기 위한 타이밍 챠트.
제6도는 본 발명에 의한 제어신호 발생수단의 구체적인 구성을 나타낸 회로도.
제7도는 본 발명에 의한 확장 데이터 출력모드를 가진 반도체 메모리 장치의 어드레스 셋업이 느린 경우의 동작을 설명하기 위한 타이밍 챠트.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 확장 데이터 출력모드를 가진 반도체 메모리 장치에 관한 것이다.
디램과 같은 반도체 메모리 장치에서는 셀어레이의 어드레싱된 셀로부터 셀데이타가 비트라인을 통해 컬럼 선택기에 전달되고 컬럼 선택기에서는 데이터를 감지증폭기에 전달한다. 감지 증폭기에서는 데이터를 증폭하여 내부 입출력 버스에 전달하고 내부 입출력 버스는 버스제어기를 통해 데이터 출력라인에 데이터를 전달한다. 데이터 출력라인에 전달된 데이터는 데이터 출력버퍼를 통해서 출력단자에 인가됨으로써 외부로 출력되게 되는 것이다.
이와 같은 데이터 출력패스를 가지는 반도체 메모리 장치의 확장 데이터 출력모드(Extented Date Output mode; 이하 EDO모드라 칭함)는 데이터 풀력버퍼를 항상 인에이블 상태로 유지하면서 데이터를 출력하는 모드이다.
따라서, 셀로부터 출력단자까지 데이터 전달은 어드레싱 셋업으로부터 소정 시간내에 출력단자까지 전달되어야 하는 바, 컬럼 어드레스 스트로브 타임을 기준으로 하여 어드레스 셋업의 최소 마진과 최대 마진이 확보되어야 한다.
반도체 메모리 장치의 확장 데이터 출력모드(Extented Date Output mode; 이하 EDO모드라 칭함)는 데이타 출력버퍼를 항상 인에이블 상태로 유지하여서 컬럼 스토로브 신호의 후단 이후에도 데이터를 출력할 수 있는 모드이다. 따라서, EDO모드에서 컬럼 어드레스 스토로브 타임(tCAS)을 줄여서 사이클을 빠르게 하고자 할 때에 어드레스 셋업의 최대 마진의 확보가 곤란하게 된다. 따라서, 최대 마진을 확보하기 위해 최대 마진 폭을 늘리게 되면 이번에는 최소 마진의 폭이 좁아지게 되어 어드레스 셋업이 빠른 경우에 tCAC 스피드가 열화되는 문제가 발생되게 된다.
따라서, 본 발명에서는 tCAC 스피드를 열화시키지 않으면서 tCAS 타임을 줄여서 사이클 타임을 빠르게 할 수 있는 확장 데이터 출력모드를 가진 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 데이터 확장모드에서 항상 인에이블상태로 유지되어 데이터 출력라인과 출력단자를 연결하는 데이터 출력버퍼; 셀로부터 독출된 데이터를 증폭하여 내부 입출력 버스에 전달하기 위한 감지 증폭기; 상기 내부 입출력 버스와 상기 데이터 출력라인 사이에 개재되고, 컬럼 어드레스 스트로브 신호의 후단 이후에도 상기 감지 증폭기로부터 내부 입출력 버스에 전달된 데이터를 저장된 데이터 출력버퍼에 전달하기 위하여 데이터 출력 제어신호에 응답해서 내부 입출력 버스와 데이터 출력라인의 연결을 스위칭하는 버스제어기; 및 컬럼 어드레스 스트로브 신호의 선단을 제1지연시간으로 지연시키고 상기 컬럼 어드레스 신호의 후단을 상기 제1지연시간보다 긴 제2지연시간으로 지연시켜서 합성한 상기 데이터 패스 제어신호를 발생하는 제어신호 발생수단을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 확장 데이터 출력모드에서 사이클 타임을 바르게 하면서도 컬럼 어드레스 스트로브 타임의 마진을 충분히 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제1도는 일반적인 반도체 메모리 장치의 셀로부터 데이터 출력단자까지의 데이터 전달을 설명하기 위한 부분 블록도를 나타낸다. 제1도의 반도체 장치는 셀어레이(10)의 어드레싱된 셀로부터 셀데이타가 한 쌍의 비트라인(B/L, B/LB)을 통해 컬럼 선택기(12)에 전달된다. 컬럼선택기(12)에서는 컬럼 선택신호(CSL)에 응답하여 데이터를 입출력 라인(I/O, I/OB)을 통해서 감지증폭기(14)에 전달한다. 감지증폭기(14)에서는 데이터를 감지 증폭하여 내부 입출력 버스(DIO, DIOB)에 전달한다. 내부 입출력 버스(DIO, DIOB)는 버스 제어기(16)를 통해 데이터 출력라인(DIO, DIOB)에 데이타를 전달한다. 데이타 출력라인(DO, DOB)에 전달된 데이터는 데이터 출력버퍼(18)를 통해서 출력단자(20)에 인가됨으로써 데이터 출력신호(Dout)로 출력되게 된다. 버스 제어기(16)는 제어신호 발생수단(22)로부터 공급되는 데이터 출력 제어신호(CPL)에 의해 제어된다. 외부에서 공급되는 컬럼 어드레스 스트로브신호(/CAS)는 입력버퍼(24)에서 TTL레벨에서 CMOS레벨로 변환되어 데이터 패스 마스터 신호(PIC)로 출력되고 PIC는 제어신호 발생수단(22)에 공급되어 소정 시간 지연되고 이 지연된 신호가 데이터 패스 제어신호(CPL)로 발생된다.
제2도는 제1도의 버스 제어기의 상세회로 구성을 나타내다. 버스 제어기(16)는 내부 입출력 버스(DIO, DIOB)를 DOP신호에 응답하여 버스를 내부전원전압(IVC)로 프리차지시키는 피모스 트랜지스터들(PM1, PM2)로 구성된 프리차지수단(PC)과, 버스에 전달된 데이터를 저장하기 위한 제1라인래치(L1, L2)와, 데이터 출력라인(DO, DOB)에 전달된 데이터를 저장하기 위한 제2라인매치(L3, L4)와, 제1라인래치와 제2라인래치의 사이에 개재되고 데이터 패스 제어신호(CPL)에 응답하여 버스와 데이터 출력라인의 연결을 스위칭하는 스위치수단(SW)으로 구성된다.
제3도를 참조하면, 종래의 제어신호 발생수단(22)는 복수의 CMOS인버터들의 시리얼 연결구성으로 된 지연수단으로써, 입력되는 PIC를 소정 시간동안 지연시켜서 지연된 신호를 데이터 패스 제어신호(CPL)로 발생한다.
제4도 및 제5도를 참조하여, 상술한 구성의 반도체 메모리에서의 종래의 EDO모드 동작상태를 설명하면 다음과 같다.
먼저, 어드레스 셋업이 느린 경우에는 제4도를 참조하면, 어드레스(Addrs.)의 유효구간이 CAS의 선단에서부터 CAS의 후단 이후까지 지속된다. 이때, EDO모드에서 데이터 출력버퍼 인에이블신호(TRST)는 인에이블상태로 항상 유지된다. 내부 입출력 버스(DIO, DIOB)는 인밸리드(invalid) 상태로 유지하다가 CAS의 후단 이후에 밸리드(valid) 상태로 되어 어드레싱된 셀데이타가 전달되게 된다. CAS의 선단으로부터 버스가 밸리드상태로 전환되는 시점까지의 시간(T3)는 일정하게 고정되어 있다. CPL은 CAS가 T1=T2의 시간만큼 지연된 신호이므로 CPL이 하이상태인 동안에 버스에 전달된 신호가 데이터 출력라인(DO, DOB)에 전달되지 않으면 안된다. 데이터 출력라인에 전달된 데이터는 항상 인에이블상태로 제어되는 데이터 출력버퍼를 통해서 소정 시간 지연된 데이터 출력신호(Dout)로 출력되게 된다.
따라서, CAS의 액티브상태(tCAS)를 줄여서 사이클을 빠르게 가져가고자 하면, CAS를 지연시켜서 발생하는 CPL도 따라서 줄어들게 되므로 고정된 T3보다 tCAS+T2가 더 짧아지게 되어 버스로부터 데이터 출력라인에 데이터 전달이 안되는 문제가 발생되게 되므로 tCAS+T2T3의 조건을 만족하도록 하지 않으면 안된다.
그러므로, tCAST3-T2가 되도록 tCAS를 줄이기 위해서는 T2를 늘려야 된다. 그러나, T2를 늘리는 경우에는 종래의 제어신호 발생수단(22)가 단순한 지연기로 구성되어 있고 CAS를 입력하여 생성하기 때문에 T1도 T2와 같이 늘어나게 된다.
어드레스 셋업이 빠른 경우에는 제5도를 참조하면, 어드레스(Addrs.)의 유효구간이 CAS의 선단 이전부터 CAS의 후단 이전까지 지속된다. 이때, EDO모드에 데이터 출력버퍼 인에이블신호(TRST)는 인에이블상태로 항상 유지된다. 내부 입출력 버스(DIO, DIOB)는 인밸리드 상태로 유지하다가 CAS의 선단 이후에 밸리드상태로 되어 어드레싱된 셀데이타가 전달되게 된다. CPL은 CAS가 T1=T2=t1의 시간만큼 지연된 신호이므로 CPL이 하이상태로 전환된 이후에 버스에 전달되어 저장된 데이터가 시간(t2)만큼 지연되어 데이터 출력라인(DO, DOB)에 전달되게 된다. 데이터 출력라인에 전달된 데이터는 항상 인에이블상태로 제어되는 데이터 출력버퍼를 통해서 소정 시간(t3) 지연되어 데이터 출력신호(Dout)로 출력되게 된다. 그러나, tCAC=t1+t2+t3이므로 T2가 늘어나게 되면 t1도 늘어나게 되어 tCAC의 스피드를 열화시키게 되는 문제가 발생하게 된다.
따라서, 본 발명에서는 이와같은 문제점이 제어신호 발생수단의 구성이 단순한 지연기로 구성되어 있기 때문에 발생된 것이라는 점에 착안하여 제어신호 발생수단을 새롭게 구성하므로써 tCAC 스피드를 보장하면서도 tCAS를 줄여서 사이클을 빠르게 하고 동시에 T2를 충분히 늘려서 CAS의 마진을 확보하고자 한다.
제6도를 참조하면, 본 발명에 의한 제어신호 발생수단(22')은 PIC를 입력하여 제1지연시간(D1)으로 지연시키는 제1지연기(22a)와, PIC를 입력하여 제2지연시간(D2)으로 지연시키는 제2지연기(22b)와, 제1지연기(22a)와 제2지연기(22b)의 출력을 논리합시키기 위한 NOR게이트와 인버터로 구성된 논리합수단(22c)으로 구성한다. 여기서, D1는 D2보다 짧은 지연시간을 가진다.
이와같이 구성된 본 발명의 반도체 메모리 장치의 작용효과는 제7도를 참조하면 다음과 같다.
어드레스 셋업이 느린 경우에 어드레스(Addrs.)의 유효구간이 CAS의선단에서부터 CAS의 후단 이후까지 지속된다. 이때, EDO모드에서 데이터 출력버퍼 인에이블신호(TRST)는 인에이블상태로 항상 유지된다. 내부 입출력 버스(DIO, DIOB)는 인밸리드 상태로 유지하다가 CAS의 후단 이후에 밸리드상태로 되어 어드레싱된 셀데이타가 전달되게 된다. CAS의 선단으로부터 버스가 밸리드상태로 전환되는 시점까지의 시간(T3)는 일정하게 고정되어 있다. 제1지연기(22a)에서는 PIC를 입력하여 D1만큼 지연된 DPIC1을 출력하고 제2지연기 (22b)에서는 PIC를 입력하여 D2 만큼 지연되 DPIC2을 출력하고 논리합수단(22c)에서는 DPIC1과 DPIC2를 논리합시켜서 CAS의 선단으로부터 선단까지의 지연시간이 D1이고 CAS의 후단으로부터 후단까지의 지연시간이 D2인 CPL를 발생하게 된다.
따라서, CAS의 선단으로부터 CPL의 선단까지의 지연시간은 D1으로 하고 CAS의 후단으로부터 CPL의 후단까지의 지연시간은 D2로 형성됨으로써 T1은 짧게 하여 tCAC 스피드를 만족시키고 T2는 길게 하여 tCAS를 줄여서 사이클을 빠르게 가져감과 동시에 tCAS의 마진을 확보할 수 있는 것이다.

Claims (2)

  1. 데이터 확장 모드에서 항상 인에이블상태로 유지되어 데이터 출력라인과 출력단자를 연결하는 데이터 출력버퍼; 셀로부터 독출된 데이터를 증폭하여 내부 입출력 버스에 전달하기 위한 감지 증폭기; 상기 내부 입출력 버스와 상기 데이터 출력라인 사이에 개재되고, 컬럼 어드레스 스토로브 신호의 후단 이후에도 상기 감지 증폭기로부터 내부 입출력 버스에 전달된 데이타를 저장하고 저장된 데이타를 데이타 출력버퍼에 전달하기 위하여 출력 제어신호에 응답해서 내부 출력버스와 데이터 출력라인의 연결을 스위칭하는 버스제어기; 및 컬럼 어드레스 스트로브 신호의 선단을 제1지연시간으로 지연시키고 상기 컬럼 어드레스 신호의 후단을 제2지연시간으로 지연시켜서 합성한 상기 데이터 출력 제어신호를 발생하는 제어신호 발생수단을 구비하며, 상기 제1지연시간은 상기 제2지연시간보다 짧은 것을 특징으로 하는 확장 데이터 출력모드를 가진 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어신호 발생기는 컬럼 어드레스 스트로브 신호를 입력하여 제1지연시간(D1)으로 지연시키는 제1지연기와, 컬럼 어드레스 스트로브 신호를 입력하여 제2지연시간(D2)으로 지연시키는 제2지연기와, 제1지연기와 제2지연기의 출력을 논리합시켜서 상기 데이터 패스 제어신호를 출력하는 논리합수단을 구비하는 것을 특징으로 하는 확장 데이터 출력모드를 가지는 반도체 메모리 장치.
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