TWI357081B - Data output circuit of semiconductor memory appara - Google Patents

Description

1357081 九、發明說明： 【發明所屬之技術領域】 ;本發縣，—㈣體記憶體設備，尤其·於半導 體纪憶體設備的一資料輪出電路及其方法。 【先前技術】

根據相關技術具備第一圖内所顯示組態的半導體記憶 體設備具有第一至第三單元資料輸出模式（此後稱為-幻2桓式、一 xl6模式以及—χ8模式），其中該資料位元 輸出的數量根據-即時讀取指令分別為32、16和8。 根據第-圖内所顯示相關技術的半導體記憶體設備包 含一記憶庫10、一複數條資料線GIO<〇>至GI〇<31>、一 資料輸出單元20以及-記憶塾單元3G。該記憶庫1〇包含 記憶格陣列11以及包含一複數個資料匯流排感應放大器 (此後簡稱為感應放大器）的一感應放大器陣列12，該等

複數條資料線〇1〇<0>至（}10<31>對應至感應放大器陣列 12的個別感應放大器，如此該記憶庫1 〇内對應至一列位 址及一欄位址的記憶格資料會輸出至記憶庫之外，資料 輸出單元20儲存或驅動資料線GI〇<〇>至〇1〇<31>的資 料，如此輸出至半導體記憶體設備之外，並且記憶墊單元 30具有三十二個記憶墊，來將資料輸出單元20所驅動的 資料輸出至半導體記憶體設備之外。 該等複數條資料線010<0>至GIO<31>分別透過該資 料輸出單元20對應至記憶墊單元30的零至三十一記憶墊。 1357081 進一步，當半導體記憶體設備在X32模式中運作時會 使用到全部三十二個記憶墊、當半導體記憶體設備在χΐ6 .模式中運作時會使用到十六個記憶墊，並且當半導體記憶 體設備在Χ8模式中運作時會使用到八個記憶墊。因此， 這三十二個記憶墊可區分成只有在Χ32模式内使用的記憶 墊、可在Χ32模式和χΐ6模式内使用的記憶墊，以及共用 於Χ32模式、Χ16模式和Χ8模式内的記憶墊，這都在設 計半導體記憶體設備時事先決定。 感應放大器陣列12的感應放大器以一感應放大器 DBSA一Χ8、一感應放大器DBSA_X32、一感應放大器 DBSA_X16以及一感應放大器DBSA—X32這種順序的重複 圖案來排列’如第一圖内所示。 該感應放大器DBSA一X8在該X32模式、該X16模式 以及X8模式内運作，感應放大器DBSA_X32只在X32模 式内運作，並且感應放大器DBSA_X16在X32模式和χΐ6 鲁模式内運作。 當半導體記憶體設備在X32模式内運作時，感應放大 器陣列12的所有感應放大器都會運作，並且資料透過對應 至感應放大器的資料線010<0>至010<31>來輸出。 當半導體記憶體設備在X16模式内運作時，感應放大 器陣列12的所有感應放大器DBSA_X8和DBSA—X16都會 運作，並且資料透過對應至感應放大器的資料線Gi〇<〇>、 GIO<2>、...、GIO<28>、GIO<29>和 〇1〇<30：>來輸出。 當半導體記憶體設備在X8模式内運作時，感應放大 1357081 器陣列12的所有感應放大器DBSA_X8都會運作，並且資 料透過對應至感應放大器的資料線GI〇<〇>、GI〇<4>、.. •和 GIO<28>^輪出。 ’· ' 不過，偵测與放大對應至列位址與襴位址的記憶格内 貧料之感應放大器並未與對應至X32模式、χΐ6模式和χ8 模式的感應放大器完全匹配。 例如：當半導體記憶體設備在Χ8模式内運作，八位 φ 70貢料中的第一位元資料必須透過資料線GIO<0>輸出。 不過’當偵測與放大對應至列位址與攔位址内資料的 感應放大器之一為耦合至記憶庫内資料匯流排Li〇<1>和 Liob< 1 >的感應放大器DBSA—χ32，則無法用正常狀態輸出 資料。 為此’根據第一圖内的相關技術，本機資料匯流排線 ldb—X16<l>、ldb_X16<3>和 ldb_X8<l:3>都耦合至與 GIO 線耦合並用於個別模式，像是X32模式、X16模式和X8 • 模式内的感應放大器，如此資料就可傳輸至感應放大器。 因此’當半導體記憶體設備在X8模式内運作，即使 感應與放大對應至列位址與欄位址的記憶格内資料之感應 放大器，對應至任一感應放大器DBSA_X8、DBSA_X32、 DBSA_X16和DBSA_X32，對應的資料會傳輸至感應放大 器DBSA—X8，並且可用正常狀態輸出資料。 利用相同原理，即使當半導體記憶體設備在X16模式 内運作，資料還是可利用本機資料匯流排線1北_又16<1>和 ldb X16<3>輸出至感應放大器DBSA X8和DBSA_X16。 1357081 不過，根據相關技術用於X32模式、X16模式和X8 模式的半導體記憶體設備都具有下列問題。 第一，為了在個別X32、X16和X8模式内使用的感應 放大器之間傳輸資料，本機資料匯流排線都耦合至感應放 大器。結果，設計區域增加，並且變得難以設計電路。此 問題會隨著記憶體容量增加而擴大。 第二，因為資料需要花時間才能傳輸通過耦合在感應 放大器之間的本機資料匯流排線；所以會增加資料輸出時 間。 【發明内容】 本發明的具體實施例提供一種用於半導體記憶體設 備，可減少一設計區域並且簡化一電路設計的資料輸出電 路及方法。 本發明的另一具體實施例提供一種用於半導體記憶體 φ 設備，可減少一資料輸出時間的資料輸出電路及方法。 本發明的第一具體實施例提供一種半導體記憶體設備 的一資料輸出電路，其包含：一複數個記憶墊，其係可決 定使用範圍讓個別記憶墊專用於至少兩種單元資料輸出模 式每一或可共用於該至少兩種單元資料輸出模式全部；一 複數條資料線，其可從複數個記憶庫傳輸資料至該記憶庫 之外；及一資料輸出控制單元，其係可根據至少一控制信 號，從該複數條資料線之間的一資料線輸出資料到一信號 線，該信號線對應至該複數個記憶墊間於目前設定的單元 1357081 資料輸出模式内所使用之一記憶墊。 本發明的第二具體實施例提供 設備的輪出電路，其可用於所有第_ =於+導體讀、體 模式，其中根據-即時讀取指令的 2單元資料輸出 為幻，或8。該資料輪出電路可包輸=娜 其係可決以於該第-至第複數個記憶塾， . 弟—早兀貝枓輸出模式之間至少 料至二複數^料線，其係可從記憶庫傳輸資 條資料線之二控制信號之―，從該複數 条貝科線之間的一資料線輸出資料到一 對應至該複數個記憶墊間 =二、、。5儿、·. 内所使用之-記憶墊。 的早70資料輸出模式 本發明㈣二具體實施職供—觀 設，料的方法，該設借包含複數個記憶塾= 圍’讓個別記憶墊專用於至少兩種單元資 1 輸出拉式母-或可共用於該至少兩種單元資料輸出模式 :，以及—複數條資料線，其可將複數個記憶庫的資料 傳輸至該記憶庫之外，方法包含：獲取至少-控制信號， 如此根據-讀取指令從—記憶庫輸出資料，·根據該至少一 獲取^控制仏號來選擇一資料線；以及從該選取的資料線 輸出上料^ 号虎線’該信號線對應至該複數個記憶塾間 於目前設㈣單元資料輸出模式内所使用之-記憶墊。 ^發月的第四具體實施例提供一種輸出半導體記憶體 «又備貝料的方法’該設備包含：一複數個記憶塾，其中可 1357081 決定該使用範圍讓個別記憶墊專用於至少兩種單元資料輸 出模式每一或可共用於該至少兩種單元資料輸出模式全 部；以及一複數條資料線，其可從複數個記憶庫傳輸資料 至該記憶庫之外。該方法包含：偵測對應至一讀取指令可 輸入的一記憶庫之一列位址；根據來自該複數條資料線間 該列位址或一欄位址至少之一來選擇一資料線；以及從該 選取的資料線輸出資料到一信號線’該信號線對應至該複 數個記憶墊間於目前設定的單元資料輸出模式.内所使用之 一記憶墊。 【實施方式】 以下將參照附圖說明本發明的具體實施例。 r 如第二圖内所示，根據本發明具體實施例的半導體記 憶體設備之資料輸出電路包含：一記憶庫1〇〇、一複數條 資料線010<0>至GICK31〉、一記憶墊單元500、一資料輸 # 出控制單元300及一資料輸出單元400。該記憶庫100可 包含記憶格陣列11〇和可包含一複數個資料匯流排感應放 大器（此後簡稱為感應放大器）的一感應放大器陣列120。 該等複數條貝料線〇1〇<0>至GIO<31>可對應至感應放大 器陣列120的個别感應放大器，如此對應至一列位址和一 攔位址的該記憶庫100内記憶格資料可輸出至記憶庫1〇〇 之外。該σ己隐塾單元5〇〇可包含一複數個記憶整，其中決 定要用於至少第一至第三單元資料輸出模式（亦即Χ32模 式、Χ16模式以及Χ8模式）之一的記憶墊。該資料輸出控 1357081 制單元300可根據至少一第一控制信號或一第二控制信號 之一，從該複數條資料線GIO<0>至GIO<31>之間的一資 .料線輸出資料到一信號線，該信號線對應至該複數個記憶 墊間於目前設定的單元資料輸出模式内所使用之記憶墊。 該資料輸出單元400可儲存並驅動由資料輸出單元300輸 出的資料，並將之輸出至記憶墊單元500，如此可輸出至 半導體記憶體設備之外。 在所有記憶庫内可共用複數條資料線GIO<0>至 ® GIO<31>，並將之區分成複數個群組，每一群組都具有至 少四條資料線，並且可決定每一群組内每一 X32模式、X16 模式和X8模式所使用的資料線數量。例如：若提及第二, 圖内所示所有資料線群組之間的第一群組GIO<0:3>，·第二 群組GIO<0:3>的所有資料線都用於X32模式，資料線 GIO<0>或資料線GI0<1>2—或兩者以及資料線GIO<2> 或資料線GIO<3>之一或兩者都用於X16模式内，並且第 φ 一群組GIO<0:3>的任一資料線都可自由用於X8模式内。 這可適用於其他群组。 第一控制信號可為對應至一讀取指令記憶庫之一列位 址GAX_rd，並且第二控制信號可為一欄位址GAY_rd。 如第三圖内所示，該資料輸出控制單元300可包含一 第一控制信號產生單元310，其使用儲存用於每一記憶庫 的一列位址BAX<0:3>來產生該列位址GAX_rd;及一指令 辨識信號castl2<0:3>，其只會在輸入每一記憶庫的讀取指 令時啟用；以及一資料選擇單元320,其根據至少該列位 11 1357081 址gax—rd或該欄位址GAY_rd之—來 料，並且將資雜發屮$丨料處 、科線選擇負 …：應至複數個記憶墊間於目前所、蛋 早f貝枓輪出模式内使用的記憶塾之信號線。月』所~ 該貪料選擇單元32〇可包含—第 讀取/寫入分類__ wt b _ 擇早凡321，當 碉就wtrbt位於一讀取操作之— 於選擇X32楔式的一俨笋p & 位準並且用 、式的仏唬Χ32已啟用，則該第一谨遮《«一 可從麵合至第一選擇單元321的資料線將資料輸出= 至Χ32模式内所使用記憶塾之信號線；，擇^ 322,當讀取/寫入分類信號爾"立於一讀=擇早疋 並且用於選擇Χ32和Χ16模式的信號χ°32和、二:位^ 啟用，則該第二選擇單元可根據耦合至第二 的資料線間之列位址GAX rd從資料 70 mm, - <貝才七線將貧枓輸出到對應. =32換式和χΐ6模式内所使用記憶墊之信號線；以及一 一k擇單几323，當讀取/寫入分類信號赠μ仅於一钱 取操作之—位準並且用於選擇χ32模式、χΐ6模式和二 Ϊ =式的信號之一已啟用，則該第三選擇單元可根據轉 °第二選擇单元323的資料線間之列位址GAX—rd和欄 位址GAY-rd從資料線將資料輸出到對應至X32模式、Xl6 模式和Χ8模式内所使用記憶墊之信號線。 人如第四圖内所示，該第一控制信號產生單元31〇可包 s —複數個第一 NAND閘ND11至ND14，每一都根據該 I位址ΒΑΧ<〇·3>和該指令辨識信號casti2<〇:3>之間相同 5己憶庫内順序來接收一信號對，並且包含一第二:NAND閘 NDl5 ’其可接收該復數個第一 NAND閘ND11至ND14的 '.a 12 1357081 輸出並輸出該列位址GAX_rd。 如第五圖内所示，該第一選擇單元321可包含·· 一第 反向器IV21，其可接收讀取/寫入分類信號wtrbt、NAND 閑ND21，其可接收該第一反向器的輸出和該幻2模 式選擇信號Χ32;-第二反向器⑽，其可接㈣nand 閘ND21的輸出；以及一三態反向器Ήν2ι，其可根據該 NAND_D21的輸出以及該第二反向器㈣的輸出從輕 合至該三態反向器TIV21的資料線GI〇—χ32輸出資料。 如第六圖内所示，該第二選擇單元322可包含：一第 -模式選擇單元奶小當讀取/寫人分類錢wtfbt位於一 讀取操作之-位準並且該X32模式選擇信號χ32已啟用， 則該第一模式選擇單元可從耦合至第一模式選擇單..元 322-i的資料線GIq—Χ32將f料輸出到對應至χ32模式内 所使用記憶塾之信號線；以及_第二模式選擇單幻如， 當讀取/寫人分類信號wtrbt位於—讀取操作之—位準並且 該X16模式選擇信號X16已啟用，則該第二模式選擇單元 可根軸合至第二模式選擇單元322_2的複數條資料線 ⑽―xwo〉和GI0一X16<1>間之列位址GAX _資料線 將資料輸出賴應至χ16模式内所使用記憶墊之信號線。 如第六圖内所示，該第-模式選擇單元322_1Τ包含· -第-反向器_，其可接收讀取/寫入分類信號爾t; 一 NAND閘ND31，其可接收該第一反向器則 該奶模式選擇信號X32; 一第二反向器則，其可接收 該NAND❹D31的輸出；以及一三態反向器τιν3卜其

Si > 13 1357081 可根據該第一 NAND閘ND31的輪出以及該第二反向哭 IV32的輸出從一資料線GI〇_X32輪出資料。 °° • 如第六圖内所示，該第二模式選擇單元322-2可包含· • 一第三反向器IV33，其接收該列位址GAXjd; 一第3二 NAND閘ND32 ’其可接收該第三反向器IV33的輪出、該 讀取/寫入分類信號以及該X16模式選擇信號；—第四反^ 器IV34,其可接收該第二NAND閘ND32的輸出；—第二 φ二態反向器TIV32，其可根據該第二NAND閘ND32的輪 出和該第四反向器IV34的輸出接收來自一資料線 GIO—X16<0>的資料；一第五反向器W35，其可接收該列 位址GAX—rd ’ 一第六反向器jv36，其可接收該第五反向 盜IV35的輸出；一第三NAND閘则3，其可接收該第六 反向器IV36的輸出、該讀取/寫入分類信號桝沏以及^ X16模式選擇信號Χ16 ;—第七反向胃IV37，其可接收該 第二NAND閘ND33的輸出以及一第三三態反向器 籲TIV33 ’其可根據該第三NAND閘ND33的輸出和該第七 反向器IV37的輸出來從資料線GI〇_xl6<1>輸出資料。 如第七圖内所示，該第三選擇單元323可包含：一第 冷拉式選擇單元323-1，當讀取/寫入分類信號 wtrbt位於一 讀=操作之一位準並且該X32模式選擇信號已啟用，則該 第松式選擇單元可從一資料線GI〇—χ32將資料輸出到對 應至該Χ32模式内所使用一記憶塾之一信號線；一第二模 擇單元323-2 ’當讀取/寫入分類信號wtrbt位於一讀取 操作之—位準並且該χΐ6模式選擇信號χΐ6已啟用，則該 <·$：) 14 U57081 第二模式選擇單元可根據耦合至第二模式選擇單元323-2 的複數條資料線GI〇_X16<0>* GI〇_X16<iya]之該列 位址GAX_rd從資料線將資料輸出到對應至該χΐ6模式内 .所使用一記憶墊之一信號線；以及一第三模式選擇單元 323-3，當頊取/寫入分類信號wtrbt位於一讀取操作之一位 準並且該X8模式選擇信號已啟用，則該第三模式選擇單 元可根據耦合至第三模式選擇單元323-3的一複數條資料 •線GIO一X8<〇:3>間之該列位址GAX一rd和該欄位址GAY_rd 從貧料線將貧料輸出到對應至該Χ8模式内所使用一記憶 墊之一信號線。 如第七圖内.所示，該第一模式選擇單元323」可包含： 第一反向器IV41 ’其可接收該讀取/寫入分類信號 wtrbt ’ 一第一 NAND閘ND41，其可接收該第一反向器j V4 i 的輪出和該X32模式選擇信號χ32 ; —第二反向器IV42， 其可接收該第一 NAND閘ND41的輸出，以及一三態反向 鲁器TIV41，其可根據該NAND閘ND41的輸出以及該第二 反向器IV42的輸出從一資料線GIO一X32輸出資料。 如第七圖内所示，該第二模式選擇單元323_2可包含： 一第三反向器IV43，其接收該列位址GAX_rd ; —第二 NAND閘ND42，其可接收該第三反向器IV43的輸出、該 讀取/寫入辨識信號wtrbt以及該χΐ6模式選擇信號X16 ; 一第四反向器IV44 ’其可接收該第二NAND閘ND42的輸 出，一第二三態反向器TIV42，其可根據該第二NAND閘 nd42的輸出和該第四反向器iV44的輸出來從一資料線 15 1357081 GIO一X16<0>輸出資料；一第五反向器IV45，其可接收該 列位址GAX一rd ; —第六反向器IV46，其可接收該第五反 向器IV45的輸出；一第三NAND閘ND43，其可接收該第 六反向器IV46的輸出、該讀取/寫入分類信號wtrbt以及該 X16模式選擇信號X16 ; —第七反向器IV47，其可接收該 第三NAND閘ND43的輸出；以及一第三三態反向器 TIV43，其可根據該第三NAND問ND43的輸出和該第七 反向器IV47的輸出來從一資料線GI〇一χΐ6<1>輸出資料。 如第七圖内所示’該第三模式選擇單元323_3可包含： 一第四NAND閘ND44，其可接收該列位址GAX—rd和該 欄位址GAY_rd; —第八反向器IV48，其可接收該第四 NAND閘ND44的輸出；一第五NAND閘ND45，其可接: 收該第八反向器IV48的輸出、該讀取/寫入辨識信號wtrbt 以及該X8模式選擇信號X8; 一第九反向器IV49,其可接 收該第五NAND閘ND45的輸出；一第四三態反向器 TIV44，其可根據該第五NAND閘ND45的輸出以及該第 九反向器IV49的輸出從耦合至該第四三態反向器TIV44 的一資料線GIO—X8<3>輸出資料；一第十反向器IV5〇，其 可接收該列位址GAX_rd ; —第六NAND閘ND46，其可接 收該第十反向器IV50的輸出以及該攔位址GAY—rd ; 一第 十反向器IV51，其可接收該第六NAND閘ND46的輸 出；一第七NAND閘ND47,其可接收該第十一反向器IV51 的輸出、該讀取/寫人分類信號wtrbt以及該χ8模式選擇信 號Χ8，.-第十二反向器IV52，其可接收該第七财肋閘 16 1357081 47的輸出；一第五三態反向器Tm5，其可根據該第七 NAND M ND47的輸出以及該第十二反向器ιν52的輸出從 .麵：至該第五二態反向器TIV45的-資料線GI〇_X8<2>輸 •出貝料、一第十二反向器IV53，其可接收該搁位址 GAY_rd，一第八NAND閘ND48，其可接收該列位址 (ΜΧ_πΐ以及該第十三反向器IV53的輸出；一第十四反向 器1V54,其可接收該第八NAND閘ND48的輸出；一第九 鲁NAND M ND49 ’其可接收該第十四反向器IV54的輸出、 該續取/寫入辨識信號wtrbt以及該χ8模式選擇信號χ8 ; 一第十五反向器IV55，其可接收該第九nand閘nd49的 輸出；一第六三態反向器TIV46，其可根據該第九nand 閘腦9的輸出以及該第十五反向器以55的輸出從搞合至 該第/、二悲反向器TIV46的一資料線gi〇_x8<i>輸出資 料，一第十六反向器IV56，其可接收該列位址GAX_rd ; 第十七反向器IV57，其可接收該欄位址GAY—rd ; 一第 φ十NAND閑NDS0,其可接收該第十六反向器π%和該第 十七反向器IV57的輸出、一第十八反向器IV58，其可接 收該第十NAND閘ND50的輸出；一第十一 NAND閘 ND51 ’其可接收該第十八反向器IVM的輸出、該讀取/寫 入为類佗唬wtrbt以及該X8模式選擇信號X8 ; 一第十九 反向器IV59,其可接收該第十—NAND閘ND51的輸出； 以及一第七二態反向器TIV47，其可根據該第十一 NAND 問ND51的輪出以及該第十九反向器IV59的輸出從搞合至 該第七二態反向器TIV47的一資料線Gl〇 χ8<〇>輸出資 17 1357081 料。 在具備上述紐態的一裝置内，用於X32模式、χι6模 式和Χ8模式内的記憶墊數量都可自由決定。然而，為了 方便說明，假設在第二圖的記憶墊單元500的三十二個記 憶墊之間，該等零至第七記憶墊用於該Χ8模式内、該等 零至第十五記憶墊用於該Χ16模式内並且該等零至第三十 一記憶墊用於該Χ32模式内。 φ 第五圖的該第一選擇單元321可耦合到對應至只用於 該Χ32模式内第十六至第三十一記憶塾的個別信號線；第 六圖的該第二選擇單元322可耦合到對應至用於該又32模 式以及該Χ16模式内第八至第十五記憶墊的個別信號線； 並且該第七圖的第三選擇單元323可耦合到對應至共用於 該Χ32模式、該χΐ6模式以及該χ8模式内第零至第七記 憶墊的個別信號線。 因此，可對應至該等第十六至第三十一記憶墊並且可 •耦合至該第一選擇單元321的第十六資料線GIOJK32係對 應至資料線GIO<16>至GIO<31>。 再者’可對應至該等第八至第十五記憶墊並且可耦合 至該第二選擇單元322的該等八條資料線GIO_X32係對應 至GIO<8>至GIO<15>;該等資料線GIO—X16<0>係對應至 GIO<16>、GIO<18>、GIO<20>、...以及 GIO<30> 或 GIO<17>、GIO<19>、GIO<21>、…以及 GIO<31> ;並且該 等資料線 GI0_X16<1>係對應至 GIO<17>、GIO<19>、 GIO<21>、...以及 GIO<31> 或 GIO<16>、GIO<18>、 1357081 GIO<20>、...以及 GIO<30>。 再進一步，可對應至該等零至第七記憶墊並且可輕合 至該第三選擇單元323的該等八條資料線GI〇一X32係對應 至GIO<0>至GIO<7> ;該等資料線GIO_X16<0>係對應至 GIO<0>、GIO<2>、GIO<4>、...以及 GIO<14>或 GI0<1>、 GIO<3>、GIO<5>、…以及GIO<15> ;該等資料線 GI0_X16<1>係對應至 GI0<1>、GIO<3>、GIO<5>、..以 •及 GIO<15> 或 GIO<0>、GIO<2>、GIO<4>、以及 GIO<14> ;並且 GIO_X8<0:3> 係對應至 GI〇<〇:3〉、 GIO<4:7>、...、GI0<8:11>以及 GIO<28:31>。 具備上述組態的半導體記憶體設備資料輸出電路之示 乾才呆作將說明如下。 如第八圖内所示的記憶體規格，定義出用於該記憶體 容量以及資料輸出模式χ8、χ16和X32的一示範列位址和 一示範欄位址。具有一容量256 Mb以及一容量！ Gb的一 •示範記憶體可在該X16模式以及該X8模式内加入一位元 的列位址A12和A13來與該X32模式比較，如此用來當成 在母一對應模式内選擇一資料線的一控制信號。 因此’如第六圖與第七圖内所示，可根據對應至該χι6 杈式内一列位址Α12的一位元之一列位址GAX—付來選擇 一資料線，並且可根據該X8模式内的該列位址gax rd 和該攔位址GAY_rd來選擇一資料線。 此後，將說明該半導體記憶體設備的資料輸 每-χ32模式、X16模式以及職式内之操作範 =路在 19 1357081 -又32模式- 當輸入一讀取指令並且選擇該χ32模式，該讀取/寫入 ··· 分類信號wtrbt變成一讀取操作之一位準（低位準）、該 \ 模式選擇信號在高位準啟用並且Χ16和Χ8模式選擇信號 在低位準停用。 °化 因為該X32模式選擇信號位於高位準並且該讀取/寫 入分類信號wtrbt位於低位準，則第五圖的第一選擇單元 321之二態反向器TIV21、TIV31和TIV41、第六圖的第二 •選擇單元 三選擇單元323之第一模式選擇單元3234都會開啟。 因此，對應至該等資料線GIO—X32的資料線 ，GI0<〇:31 >之32位το資料會透過該資料輸出單元4〇〇從第 、 五圖的第一選擇單元321、從第六圖的第二選擇單元之第 . 一模式選擇單元322-1以及從第七圖的第彡選擇單元323 之第一模式選擇單元323-1輪出，然後透過該記憶墊單元 φ 500輸出至半導體記憶體設備之外。 -又16模式- 當輸入一讀取指令並且選擇該χΐ6模式，該讀取/寫入 分類信號wtrbt變成一讀取操作之一位準（低位準）、該χΐ6 模式選擇信號在高位準啟用並且χ32和χ8模式選擇信號 Γ 在低位準停用。 因為該Χ16模式選擇信號位於高位準炎且該讀取/寫 入分類信號Wtfbt位純位準，則會_該夢址GAX—Μ 20 ^57081 開啟第六圖中該第二選擇單元Μ: #第二模式選擇單元 322-2之第二三態反向器TIV32或第三三態反向器Ήν33 之一，並且根據該列位址GAX 一 rd開啟第七圖中第三選擇 單7L 323的第二模式選擇單元323·2之第二三態反向器 TIV42或第三三態反向n TIV43之一。例如：當該列位址 GAX_rd位於高位準，則該三態反向器TIV33和τιν43會 開啟，並且當該列位址GAX_rd位於低位準，則該三態反 _ 向器TIV32和TIV42會開啟。 因此，當該列位址GAX_rd位於高位準，則由第六圖 的該第二選擇單元322之第二模式選擇單元322_2以及第 七圖的該第三選擇單元323之第二模式選擇單元323_2選 擇該資料線GIO—X16<1>，並且該選擇資料線的16位元資 料通過該資料輸出單元400，然後透過該記憶墊單元5〇〇 輸出至該半導體記憶體設備之外。 同時’當該列位址GAX一rd位於低位準，則由第六圖 鲁的該第一選擇單元322之第二模式選擇單元322-2以及第 七圖的該第三選擇單元323之第二模式選擇單元323·2選 擇該資料線GIO_X16<0>，並且該選擇資料線的16位元資 料通過該資料輸出單元400 ’然後透過該記憶塾單元5〇0 輸出至該半導體記憶體設備之外。 在此時’該等資料線GI0_X16<〇>係對應至gi〇<1>、 GIO<3>、GIO<5>、…以及 GIO<31> 或 gi〇<〇>、gi〇<2>、 GIO<4>、…以及GIO<30> ;並且該等資料線gio—χΐ6<1> 係對應至 GIO<0>、GIO<2>、GIO<4>、...以及 gi〇<3〇>或 21 丄/UO丄 丄/UO丄 ..,以及 GIO<31>。 GI0<1> χ GI0<3> . 〇IO<5> , -又8模式· 八類::入:讀取指令並且選擇該X8模式，該讀取/寫入 #號在低位準停用。 保式選擇 二=模式選擇信號位於高位準並且 刀類b虎wtrbt位於低位準，則會根據該列位址 和該欄位址GAY-rd的所有情況（〇〇、0卜10或u)數： 之邏輯產品結果’來開啟第七圖中該第三選擇單元切= 第三模式選擇單元323-3之該等第四至第七三離 & TIV44 至 TIV47 之一。 " 例如：當該攔位址GAY一rd和該列位址GAX—rd都位 於低位準（〇〇)，則會開啟該第七三態反向器TIV47。當該 •欄位址GAY—rd位於低位準並且該列位址GAX—rd位於高 位準（01)，則會開啟該第六三態反向器TIV46。當該攔位 址GAY_rd位於高位準並且該列位址gax—rd位於低位準 (10 ) ’則會開啟該第五三態反向器TIV45。當該攔位址 GAY 一 rd和該列位址GAX一rd都位於高位準（η)，則會開 啟該第四三態反向器TIV44。 當該襴位址GAY_rd和該列位址GAX_rd都位於低位 準（〇〇)，則由第七圖中該第三選擇單元323的第三模式選 擇單元323-3選擇該等資料線GIO_X8<0>，並且該等資料 22 1357081 線〇1〇_乂8<0>的8位元資料通過該資料輸出單元4〇〇，然 後透過該記憶墊單元500輪出至該半導體記憶體設備之 外。 當該攔位址GAY—rd位於低位準並且該列位址GAX_rd 位於咼位準（〇1)’則由第七圖中該第三選擇單元的第 二模式選擇單元323-3選擇該等資料線GI〇_X8<1>，並且 該等資料線010_：^8<1>的8位元資料通過該資料輸出單元 400，然後透過該記憶墊單元5〇〇輸出至該半導體記憶體設 備之外。 當該攔位址GAY_rd位於高位準並且該列位址GAX_rd 位於低位準（10)，則由第七圖中該第三選擇單元323的第 二模式選擇單元323-3選擇該等資料線，敢且-該等資料線010_义8<2>的8位元資料通過該資料輸出單元 400,然後透過該記憶墊單元500輸出至該半導體記憶體設 備之外。 當該欄位址GAY一rd和該列位址GAX_rd都位於高位 準（11)，則由第七圖中該第三選擇單元323的第三模式選 擇單元323-3選擇該等資料線GIO_X8<3>，並且該等資料 線GI0_X8<3>的8位元資料通過該資料輸出單元400，然 後透過該記憶墊單元500輸出至該半導體記憶體設備之 外。 在此時，該等資料線〇1〇_又8<0:3>係對應至GIO<0>、 GIO<4>、GIO<8>、…以及 GIO<28>、GI0<1>、GIO<5>、 GIO<9>、…以及 GIO<29>、GIO<2>、GIO<6>、GIO<10>、... 23 1357081 以及 GIO<30> 或 Gl〇<3> GIO<31>。 GI〇<7>、GI0<11>、、 • ••以及 取而代之使用儲存在周邊電路内的列位址或 内的列位址，利用第四圖的該第-控制信號產生單元3f〇 可產生制位址GAX—ni’並且可在該χΐ6模式 模式内選擇資料線。理由如下： 例如：在零記憶庫以及第—記憶庫依序啟動並

上依序執行-讀取操麵情況下，當假設對應至第八圖的 該位元Α12之列位址位於零記憶庫的低位準上，則在啟動 第-記憶庫之後’儲存在半導體記憶體設備周邊電路内的 列位址會維持在南位準。 當使用儲存在㈣電路⑽列位址讀取零記憶庫的資 料，則會改變該列位址，導致字線資料讀取錯誤。 因此，如第四圖内所示，利用只有當一讀取指令實際 輸入給每一記憶庫時才會啟用的一指令辨識信號 castl2<0:3>，可決定對應至儲存在個別記憶庫内列位址 BAX<0:3>之間實際讀取指令的記憶庫之列位址GAX_rd。 藉由使用該列位址GAX_rd可選擇一資料線。因此，可進 行可靠的資料輸出控制。 精通此技術的人士應明白’在不脫離本發明範疇與精 神前提下，可進行各種修改以及改變。因此，吾人應瞭解， 上述具體實施例僅供說明，並不設限。因為本發明的範疇 係由申凊專利範圍所定義而非前述說明，因此位於申請專 利範圍和邊界内的任何改變及修改，或者這些範圍和邊界 24 1357081 的等義改變及修改都隸屬於申請專利範圍。 、，根據本發明具體實施_用於半導體記憶體設備的資 -料輸出電路及其控制方法，可獲得下列效果。 •百先，因為不需要提供本機資料匯流排線來在一記憶 庫内感應放大器之間傳輸資料，所以可減少一設計面積， 並且可簡化一電路設計。 第二’因為資料可透過該等資料線直接輸出至該記憶 •庫^外而不用在該等感應放大器之間傳輸資料，則可減少 資料輸出時間，如此可增加半導體記憶體設備的操作速度。 ，= —，因為可在根據讀取指令可確實偵測記憶庫位址 的狀I、下執行資料輸出控制操作，所以可改善半導體記憶 體設備的可靠性。. 【圖式簡單說明】 第一圖為說明根據相關技術的半導體記憶體設備之資 •料輸出電路配置方塊圖； ^ 第二圖為說明根據本發明具體實施例的半導體記憶體 5 又備之貪料輪出電路配置方塊圖； 第三圖為說明第二圖内範例資料輸出控制單元内部配 置之方塊圖； 第四圖為說明第三圖内範例第一控制信號產生單元配 置之電路圖； 第五圖為說明第三圖内範例第一選擇單元内部配置之 電路圖； 25 内範例第二選擇單元 几内部配置之 内範例第三選擇單元内部配置之 第六圖為說明第三圖 電路圖； 第七圖為說明第三圖 電路圖；以及 第八圖為§兄明半導體記憶體設備的位址規格之範例資 料表。

【主要元件符號說明】

10 記憶庫 11 記憶格陣列 12 感應放大器陣列 20 資料輸出單元 30 記憶墊單元 100 記憶庫 110 5己憶格陣列 120 感應放大器陣列 300 資料輸出控制單元 310 第一控制信號產生單元 320 資料選擇單元 321 第一選擇單元 322 第二選擇單元 322-1 第一模式選擇單元 322-2 第二模式選擇單元 323 第二選擇單元 26 1357081 323-1 323-2 323-3 400 500 IV21 IV22 IV31 IV32 IV33 IV34 IV35 IV36 IV37 IV41 IV42 IV43 IV44 IV45 IV46 IV47 IV48 IV49 IV50 第一模式選擇單元 第二模式選擇單元 第三模式選擇單元 資料輸出單元 記憶塾單元 第一反向器 第二反向器 第一反向器 第二反向器 第三反向器 第四反向器 第五反向器 第六反向器 第七反向器 第一反向器 第二反向器 第三反向器 第四反向器 . 第五反向器 第六反向器 第七反向器 第八反向器 第九反向器 第十反向器 ¢.. S：. 27 1357081 IV51 IV52 IV53 IV54 IV55 IV56 IV57 IV58 IV59 ND11 ND14 ND15 ND21 ND31 ND32 ND33 ND41 ND42 ND43 ND44 ND45 ND46 ND47 ND48 第十一反向器 第十二反向器 第十三反向器 第十四反向器 第十五反向器 第十六反向器 第十七反向器 第十八反向器 第十九反向器 第一 NAND閘 第一 NAND閘 第二NAND閘 NAND 閘 第一 NAND閘 第二NAND閘 第三NAND閘 第一 NAND閘 第二NAND閘 第三NAND閘 第四NAND閘 第五NAND閘 第六NAND閘 第七NAND閘 第八NAND閘 28

Claims (1)

1. 修正版修正日期：2011八0/4 十、申請專利範圍： 1. 一種用於一半導體記憶體設備的一資料輸出電路，該資 料輸出電路包含： 一複數個記憶墊，該複數個記憶墊的個別之一配置 成專用於至少兩種單元資料輸出模式之一，或可共用於 該至少兩種單元資料輸出模式全部； 一複數條資料線，其配置成可從一複數個記憶庫傳 輸資料至該複數個記憶庫之外；以及 一資料輸出控制單元，其配置成可根據至少一控制 信號，從該複數條資料線之間的一資料線輸出資料到個 別信號線，該信號線對應至一目前設定單元資料輸出模 式内所使用之該複數個記憶墊， 其中該資料輸出控制單元包含： 一第一控制信號產生單元，其配置成根據當輸 入一列位址與一讀取指令時啟用一指令辨識信號來 產生一第一控制信號；以及 一資料選擇單元，其配置成根據該第一控制信 號或一第二控制信號，從該複數個資料線其中之一 選擇資料，並將該資料輸出到對應至該複數個記憶 墊間於該目前設定單元資料輸出模式内所使用的記 憶墊之信號線。 2. 如申請專利範圍第1項之資料輸出電路， 其中該複數條資料線區分成一複數個群組，每一群 組都包含預定數量的資料線；以及 1357081 修正版修正日期：2011/10/4 在每一群組内決定用於該至少兩種單元資料輸出模 式之每一者使用内的資料線數量。 3. —種用於一半導體記憶體設備的資料輸出電路，其配置 成用於第一至第三單元資料輸出模式，其中根據一即時 讀取指令的資料輸出位元數量分別為32、16或8，該資 料輸出電路包含： 一複數個記憶墊，其中可決定用於該第一至第三單 元資料輸出模式之間至少之一的該複數個記憶墊； • 一複數條資料線，其可從一複數個記憶庫傳輸資料 至該複數個記憶庫之外；以及 一資料輸出控制單元，其配置成可根據至少一第一 控制信號或一第二控制信號，從該複數條資料線之間的 一資料線輸出資料到對應至一目前設定單元資料輸出模 式内所使用的該複數個記憶墊之信號線， 其中該資料輸出控制單元包含： | 一第一控制信號產生單元，其配置成根據一列 位址與一讀取指令使用產生給每一記憶庫的一指令 辨識信號來產生該第一控制信號；以及 一資料選擇單元，其配置成根據該第一控制信 號或該第二控制信號至少之一，從該複數條資料線 之一選擇資料，並將該資料輸出到對應至該目前設 定單元資料輸出模式内所使用的記憶墊之該信號 線。 4. 如申請專利範圍第3項之資料輸出電路， 31 1357081 修正版修正日期：2011/10/4 其中該複數個資料線區分成一複數個群組，每一群 組都包含至少四條資料線，以及 在每一群組内決定該第一至第三單元資料輸出模式 之每一者使用的資料線數量。 5. 如申請專利範圍第1或3項之資料輸出電路， 其中該第一控制信號為對應至該複數個記憶庫之一 的一列位址，並且根據該讀取指令來啟動。 6. 如申請專利範圍第1或3項之資料輸出電路， • 其中該第二控制信號為對應至該複數個記憶庫之一 的一欄位址，並且根據該讀取指令來啟動。 7. 如申請專利範圍第1或3項之資料輸出電路， 其中該第一控制信號產生單元包含： 一複數個第一 NAND閘，每一者接收每一記憶庫的 一列位址以及關於該對應列的一指令辨識信號，並據此 產生一輸出；以及 _ 一第二NAND閘，其接收該複數個第一 NAND閘的 輸出，並輸出該第一控制信號。 8. 如申請專利範圍第1或3項之資料輸出電路， 其中該資料選擇單元包含： 一複數個選擇單元，每一者都被配置成根據一讀取 /寫入分類信號、該第一控制信號以及該第二控制信號 至少其中之一來從耦合至每一選擇單元的至少一資料 線選擇資料，並當選擇對應至每一選擇單元的一單元資 料輸出模式時，將該資料輸出到對應至該單元資料輸出 32 1357081 修正版修正曰期：2011/10/4 模式（對應至每一選擇單元）内所使用該記憶墊的該信 號線。 9. 如申請專利範圍第1或3項之資料輸出電路， 其中該資料選擇單元包含： 一第一選擇單元，其配置成當一第一單元資料輸出 模式之一第一選擇信號已啟用時，從耦合至該第一選擇 單元的該資料線將資料輸出到對應至該第一單元資料 輸出模式内所使用的記憶墊之該信號線； • 一第二選擇單元，其配置成當該第一單元資料輸出 模式之該第一選擇信號或一第二單元資料輸出模式之 一第二選擇信號已啟用時，根據該第一控制信號，從耦 合至該第二選擇單元的該複數個資料線間之該資料線 將資料輸出到對應至該第一單元資料輸出模式和該第 二單元資料輸出模式内所使用的記憶墊之該信號線；以 及 0 —第三選擇單元，其配置成當該第一單元資料輸出 模式之該第一選擇信號、該第二單元資料輸出模式之該 第二選擇信號和一第三單元資料輸出模式之一第三選 擇信號間之一已啟用時，根據該第一控制信號和該第二 控制信號，從耦合至該第三選擇單元的該複數個資料線 間之該資料線將資料輸出到對應至該第一單元資料輸 出模式、該第二單元資料輸出模式和該第三單元資料輸 出模式内所使用的記憶墊之該信號線。 10. 如申請專利範圍第9項之資料輸出電路， 33 1357081 修正版修正日期：2011/10/4 其中當一讀取/寫入分類信號位於一讀取操作位 準，並且該第一單元資料輸出模式之該第一選擇信號已 啟用時，該第一選擇單元從耦合至該第一選擇單元的該 資料線將資料輸出到對應至該第一單元資料輸出模式 内所使用的記憶墊之該信號線。 11. 如申請專利範圍第9項之資料輸出電路， 其中該第一選擇單元包含： 一 NAND閘，其配置成接收一讀取/寫入分類信號 # 和該第一單元資料輸出模式之該第一選擇信號，並且據 此產生一輸出；以及 一開關，其配置成從與根據該NAND閘輸出的該 開關耦合之一資料線輸出資料。 12. 如申請專利範圍第9項之資料輸出電路， 其中該第二選擇單元包含： 一第一模式選擇單元，其配置成當一讀取/寫入分 _ 類信號位於一讀取操作位準上並且該第一單元資料輸 出模式之該第一選擇信號已啟用時，從耦合至該第一模 式選擇單元的一資料線將資料輸出到對應至該第一單 元資料輸出模式内所使用的記憶墊之該信號線；以及 一第二模式選擇單元，其配置成當該讀取/寫入分 類信號位於一第二讀取操作位準上並且該第二單元資 料輸出模式之該第二選擇信號已啟用時，根據該第一控 制信號，從耦合至該第二模式選擇單元的資料線間之一 資料線將資料輸出到對應至該第二單元資料輸出模式 34 135708! 、 修正版修正日期：2011/10/4 内所使用的記憶墊之該信號線。 13.如申請專利範圍第12項之資料輸出電路， 其中該第一模式選擇單元包含： 一 NAND閘，其配置成接收一反向讀取/寫入分類 信號和該第一單元資料輸出模式之該第一選擇信號，並 且據此產生一輸出；以及 一開關，其配置成從與根據該NAND閘輸出的該 開關耦合之一資料線輸出資料。 • 14.如申請專利範圍第12項之資料輸出電路， 其中該第二模式選擇單元包含： 一第一 NAND閘，其配置成接收一反向第一控制 信號、該讀取/寫入分類信號和該第二單元資料輸出模 式之該第二選擇信號，並且據此產生一輸出； 一第一開關，其配置成從與根據該第一 NAND閘 輸出的該第一開關耦合之一資料線輸出資料； • 一第二NAND閘，其配置成接收該第一控制信號、 該讀取/寫入分類信號和該第二單元資料輸出模式之該 第二選擇信號，並且據此產生一輸出；以及 一第二開關，其配置成從與根據該第二NAND閘 輸出的該第二開關耦合之一資料線輸出資料。 15.如申請專利範圍第9項之資料輸出電路， 其中該第三選擇單元包含： 一第一模式選擇單元，其配置成當一讀取/寫入分 類信號位於一讀取操作位準上並且該第一單元資料輸 35 1357081 修正版修正曰期：2011/10/4 出模式之該第一選擇信號已啟用時，從耦合至該第三選 擇單元的一資料線將資料輸出到對應至該第一單元資 料輸出模式内所使用的記憶墊之該信號線； 一第二模式選擇單元，其配置成當該讀取/寫入分 類信號位於一第二讀取操作位準上並且該第二單元資 料輸出模式之該第二選擇信號已啟用時，根據該第一控 制信號，從耦合至該第二模式選擇單元的複數個資料線 間之一資料線將資料輸出到對應至該第二單元資料輸 出模式内所使用的記憶墊之該信號線； 一第三模式選擇單元，其配置成當該讀取/寫入分 類信號位於一第三讀取操作位準上並且該第三單元資 料輸出模式之該第三選擇信號已啟用時，根據該第一控 制信號和該第二控制信號，從耦合至該第三模式選擇單 元的複數個資料線間之一資料線將資料輸出到對應至 該第三單元資料輸出模式内所使用的記憶墊之一信號 線。 16. 如申請專利範圍第15項之資料輸出電路， 其中該第一模式選擇單元包含： 一 NAND閘，其配置成接收一反向讀取/寫入分類 信號和該第一單元資料輸出模式之該第一選擇信號，並 且據此產生一輸出；以及 一開關，其配置成從與根據至該NAND閘輸出的 該開關耦合之一資料線輸出資料。 17. 如申請專利範圍第15項之資料輸出電路， 36 1357081 修正版修正日期：2011/10/4 其中該第二模式選擇單元包含： 一第一 NAND閘，其配置成接收一反向第一控制 信號、該讀取/寫入分類信號和該第二單元資料輸出模 式之該第二選擇信號，並且據此產生一輸出； 一第一開關，其配置成從與根據至該第一 NAND 閘輸出的該第一開關耦合之一資料線輸出資料； 一第二NAND閘，其配置成接收該第一控制信號、 該讀取/寫入分類信號和該第二單元資料輸出模式之該 • 第二選擇信號，並且據此產生一輸出；以及 一第二開關，其配置成從與根據該第二NAND閘 輸出的該第二開關耦合之一資料線輸出資料。 18. 如申請專利範圍第15項之資料輸出電路， 其中該第三模式選擇單元包含： 一複數個NAND閘，其共同接收用於該第一控制 信號與該第二控制信號的邏輯值數量之該讀取/寫入分 | 類信號和該第三單元資料輸出模式之該第三選擇信 號，並且據此產生一輸出；以及 一複數個開關，每一開關都配置成從與根據每一該 複數個NAND閘輸出的每一開關耦合之一資料線輸出 資料。 19. 如申請專利範圍第15項之資料輸出電路， 其中該第三模式選擇單元包含： 一第一 NAND閘，其配置成接收該讀取/寫入分類 信號和該第三單元資料輸出模式之該第三選擇信號，及- 37 1357081 修正版修正日期：2011/10/4 該第一控制信號與該第二控制信號之一邏輯運算結果； 一第一開關，其配置成從與根據該第一 NAND閘 輸出的該第一開關耦合之一資料線輸出資料； 一第二NAND閘，其配置成接收該讀取/寫入分類 信號和該第三單元資料輸出模式之該第三選擇信號，及 一反向第一控制信號與該第二控制信號之一邏輯運算 結果，並據此產生一輸出； 一第二開關，其配置成從與根據該第二NAND閘 輸出的該第二開關耦合之一資料線輸出資料； 一第三NAND閘，其配置成接收該讀取/寫入分類 信號和該第三單元資料輸出模式之該第三選擇信號，及 該第一控制信號與一反向第二控制信號之一邏輯運算 結果，並據此產生一輸出； 一第三開關，其配置成從與根據該第三NAND閘 輸出的該第三開關耦合之一資料線輸出資料； 一第四NAND閘，其配置成接收該讀取/寫入分類 信號和該第三單元資料輸出模式之該第三選擇信號，及 該反向第一控制信號與該反向第二控制信號之一邏輯 運算結果，並據此產生一輸出；以及 一第四開關，其配置成從與根據該第四NAND閘 輸出的該第四開關耦合之一資料線輸出資料。 20. —種輸出一半導體記憶體設備的資料之方法，該設備包 含一複數個記憶墊，其中可決定一使用範圍讓該個別記 憶墊專用於至少兩種單元資料輸出模式中的每一個，或 38 1357081 修正版修正日期：2011/10/4 可共用於該至少兩種單元資料輸出模式中的全部；以及 一複數條資料線，其可從複數個記憶庫將資料傳輸至該 複數個記憶庫之外，該方法包含： 獲取至少一控制信號，以根攄一讀取指令從一記憶 庫輸出資料； 根據該獲取之至少一控制信號來選擇一資料線；以 及 從選擇的該資料線輸出資料到一信號線，該信號線 對應至該複數個記憶墊之間一目前設定的單元資料輸 出模式内所使用之一記憶墊， 其中該至少一控制信號包含對應至一記憶庫的一 列位址與一欄位址，並且根據該複數個記憶庫之間的該 讀取指令來啟動。 21. 如申請專利範圍第20項之方法， 其中該獲取之至少一控制信號，以根據該讀取指令 從該記憶庫輸出資料的步驟中，包含：當該列位址及該 讀取指令被輸入給每一記憶庫時，於具有被啟用之指令 辨識信號的複數信號對中，選擇一信號對中的一列位址 作為該控制信號。 22. 如申請專利範圍第20項之方法， 其中根據該獲取之至少一控制信號來選擇該資料 線的步驟中，包含：根據該獲取之至少一控制信號的組 合結果、或根據該獲取之至少一控制信號，從至少一不 同資料線中選擇該資料線。 39 修正版修正日期：2011/10/4 23. —種輸出一半導體記憶體設備的資料之方法，該設備包 含一複數個記憶墊，其中可決定一使用範圍讓該個別記 憶墊專用於至少兩種單元資料輸出模式之一，或可共用 於該至少兩種單元資料輸出模式全部；以及一複數條資 料線，其可從複數個記憶庫將資料傳輸至該複數個記憶 庫之外，該方法包含： 偵測對應至一讀取指令可輸入的一記憶庫之一列 位址； 根據該列位址或來自該複數條資料線之間一欄位 址至少之一來選擇一資料線；以及 從選擇的該資料線輸出資料到一信號線，該信號線 對應至該複數個記憶墊之間一目前設定的單元資料輸 出模式内所使用之記憶墊。 24. 如申請專利範圍第20或23項之方法， 進一步包含將該複數條資料線區分成一複數個群 組，每一群組都包含預定數量的資料線，以及 在每一群組内決定用於該至少兩種單元資料輸出 模式之每一者使用的資料線數量。 25. 如申請專利範圍第23項之方法， 其中偵測對應至該讀取指令輸入的該記憶庫之該 列位址的步驟中包含：於複數信號對中，選擇一信號對 的一列位址，所選擇的該信號對係具有被啟用之指令辨 識信號，其中，該等信號對中的每一個各包含一個列位 址及一個指令辨識信號，而該指令辨識信號會在對應該 1357081 修正舨修正曰期：2011/10/4 記憶庫之讀取指令輸入時被啟用。 26.如申請專利範圍第23項之方法， 其中根據該列位址或來自該複數條資料線之間該 欄位址至少之一來選擇該資料線的步驟中，包含：根 據該列位址與該攔位址的組合結果、或根據該列位址 與該攔位址，從複數個不同資料線中選擇該資料線。

   41 1357081.十- 圖式 修正版修正日期：201U10/4 記憶格陣列 li〇<0> Γ_I I L U〇b<0> Li0〇> LwbO> ti〇<2> tl〇b<2> LiO<3> li〇b<3> U〇<28> LI〇b<28>UK29> LiOlK29> Li〇<30> Uob<30> llo<3l> 叫 08SyU8 0BS&X32 DBSAJ06 D8SA.X32 08S/LX8 D8SAJ32 DBS/LXI6 D8SA.X32 ΙΛ)_χΙ6<1> I0bj(8<1> Idb.xl6<3> Wbjil6<i> ldbj(8<i> Wbj(8<2> ldb_xl6<3> LT JO dbj8<3> 3ICX0> 3I0<!> 3100 3IO<3> Idb_x8<3> 3I0<28> 3IO<29> 3O<30> 31CX3I>

   記憶墊單元〜30 B · ·資料輸出單元丨20 圖 一第 42 1357081 |U0〜 ϋο<0> 120 記憶格陣列 Liob<0> ϋο<!> Liob<l> ϋο<2> Liob<2> ϋο<3> Liob<3> Lio<28> Lbb<28>Lio<29> Liob<29> Lio<30> Liob<30> Lio<3i> Liob<3i： 0BSA 0BSA DBSA 0BSA DBSA DBSA DBSA DBSA 100 3IO<0> 3IO<1> 3IO<2> 3IO<3> 3IO<28> 3IO<29> 3IO<30> 3IO<31> 資料輸出控制單元 資料輸出單元 記憶墊單元 301 °° 50 圖 二 第 1357081

   300

   3101357081

   ND11

   GAX_rd 第四圖

   321 ♦ DQ(x32) 第五圖

   1357081

   22-1 厂 Π 322

   第六圖 外 1357081

   第七圖 1357081 256Mb 512Mb 1Gb χ8 列位址 A0-A12 A0-A12 A0-A13 欄位址 A0-A9 A0-A9.A11 A0-A9.A11 χ16 列位址 A0-A12 AO-A12 A0-A13 欄位址 A0-A8 A0-A9 A0-A9 χ32 列位址 A0-A11 A0-A12 A0-A12 攔位址 A0-A8 A0-A8 A0-A9

   第八圖