CN1530961A - 具有多个存储体的半导体存储装置 - Google Patents

Abstract

本发明公开了一种具有多个存储体的半导体存储装置，所述装置包括：具有用于使所述多个存储体相互连接的n位宽度的总线；第一数据传递装置，用于通过利用所述n位宽度总线的一部分在第一数据传递装置和预定的存储体之间传递数据；以及第二数据传递装置，用于通过利用未被第一存储体使用的所有位或其中的一部分位在第二数据传递装置和另一个存储体之间传递数据。这使得即使在脉冲串长度被设置为小于最大脉冲串长度的值的情况下，也能实现稳定的操作。

Description

具有多个存储体的半导体存储装置

本发明申请是2001年11月30日提交的申请号为01142541.5、发明名称为“半导体存储装置和信息处理单元”的发明专利申请的分案申请。

技术领域

本发明涉及半导体存储装置和信息处理单元，更具体地说，涉及具有脉冲串方式的半导体存储装置，其中响应外部指令连续地传递数据块中的多个数据位，还涉及具有这种半导体存储装置的信息处理单元。

背景技术

(第一现有技术)

利用其中写数据流和读数据流沿着相同的数据总线的所谓的I/O公共半导体存储装置，通过设置写等待时间，可以有效地使用该数据总线，所述的写等待时间是在输入写指令和写要被写的数据之间的延迟时间。

图34是表示在不设置写等待时间的情况下如何传递数据的定时图。图35是表示在设置写等待时间的情况下如何传递数据的定时图。

图34是表示在脉冲串的长度是“2”写等待时间是“0”的情况下读-写-读(RD-WR-RD)周期的视图。在本例中，-RD指令和在图34(A)所示的第0个时钟的前沿同步地输入[见图34(B)]。对于大多数半导体存储装置，在RD指令的输入和数据向总线的发出之间需要一定的存取时间。在本例中，如图34(C)所示，在第三个时钟的前沿，这就是说在RD指令被输入之后经过3个时钟时，读数据位Q1，Q2被发送到数据总线。

在读数据位被发出之后，在第5个时钟的前沿输入一WR指令。写等待时间是“0”，因此，几乎在输入此WR指令的同时，通过数据总线输入被写的数据位D1和D2。

在此WR指令之后，下一个RD指令被立即输入，因为在RD指令的输入和向数据总线发送数据之间存在一相应于存取时间的延迟，所以数据总线将不被写数据和读数据充满。

如上所述，如果写等待时间被设置为“0”，则从一个RD指令到下一个RD指令的RD-RD周期是6个时钟。

图35为表示在脉冲串长度是“2”写等待时间是“3”的情况下的一个RD-WR-RD周期的视图。在本例中，-RD指令和在图35(A)所示的第0个时钟的前沿同步地输入(见图35(B))。如上所述，对于半导体存储装置，在输入RD指令和向总线发送数据之间需要一定的存取时间。在本例中，在第三个时钟的前沿向数据总线发送读数据位Q1和Q2[见图35(C)]。

如果写等待时间被设置，则在输入WR指令和输入写数据之间存在一个延迟。因此可以在发送读数据之前读WR指令。在本例中，WR指令在第二个时钟的前沿被输入。

在输入WR指令并经过相应于写等待时间的时钟(在本例中为3个时钟)之后，写数据被读取。在本例中，写数据位D1和D2在第5个时钟的前沿被读取。

在WR指令之后立即输入下一个RD指令，如上所述，因为在输入RD指令和向数据总线发送数据之间存在一个相应于存取时间的延迟，因而数据总线不会被写数据和读数据充满。相应于RD指令的读数据在第6个时钟的前沿被读取。

如上所述，如果写等待时间被设置为“3”，则从RD指令到下一个RD指令的RD-RD周期是3个时钟。结果，和上述的写等待时间被设置为“0”的情况相比，RD-RD的周期(时间)可被缩短3个时钟。

(第二现有技术)

存储体交错(Bank interleaving)是用于对半导体存储装置实现高速存取的技术之一。

利用存储体交错技术，整个存储器被分成多个存储体并被管理。当CPU开始访问存储体之一时，便开始访问在下一次要被访问的另一个存储体。在由CPU进行的第一次访问结束时，要由CPU在下一次访问的存储体处于可以传递数据的状态下。因此，CPU可以传递数据而不需延迟。

图36是表示用于常规的存储体交错的操作的定时图。图37是表示用于实现这种存储体交错的电路实例的视图。

在图37所示的CLK(时钟)输入端201接收一从外部输入的CLK信号。CMD(指令)输入端202接收一从外部输入的CMD信号。ADD(地址)输入端203接收一从外部输入的ADD信号。

CLK输入电路204对CMD输入电路205、ADD输入电路206和脉冲串长度计数器209提供从CLK输入端201输入的CLK信号。

CMD输入电路205对从CMD输入端202输入的CMD信号进行波形整形，并将所述信号提供给CMD译码器207。

ADD输入电路206对从ADD输入端203输入的ADD信号进行波形整形，并将其提供给脉冲串长度判断电路208、脉冲串地址产生电路210和地址输入电路211。

CMD译码器207译码CMD信号，从中提取RD(读)指令，WR(写)指令和NOP(不操作)指令，并把它们提供给脉冲串长度计数器209和地址输入电路211。

如果用于设置脉冲串长度的指令例如在启动装置时被输入，则脉冲串长度判断电路208就分析所述指令并判断所设置的脉冲串的长度。

当RD指令或WR指令被输入并开始传递脉冲串时，脉冲串长度计数器209就复位脉冲串地址产生电路210，和响应CLK信号计数脉冲串长度，并请求脉冲串地址产生电路210计入(count up)脉冲串地址。此外，当计数达到脉冲串长度时，脉冲串长度计数器209则请求脉冲串地址产生电路210停止产生脉冲串地址。

在脉冲串传递开始时，地址输入电路211参照由CMD译码器207提供的CMD信号，选择由ADD输入电路206提供的ADD信号，并将其作为内部地址IADD输出。此外，为了传递第二位和随后的低级位，地址输入电路211选择来自脉冲串地址产生电路210的输出，并将其作为内部地址IADD输出。

现在参照图36说明用于上述常规存储体交错的操作。

假定装置被启动，用于设置脉冲串长度的MRS(方式寄存器组)指令被输入到CMD输入端202，并且表示要被设置的脉冲串长度的数据被输入到ADD输入端203。然后，CMD译码器207确认已发出设置脉冲串长度的请求，并将其通知脉冲串长度判断电路208。

脉冲串长度判断电路208参照由ADD输入电路206提供的数据并判断要设置的脉冲串的长度。例如，如果请求把脉冲串的长度设置为“4”，则脉冲串长度判断电路208对其进行确认，并将其通知脉冲串长度计数器209。结果，将完成脉冲串长度的设置。

在这种状态下，假定以预定的存储体作为目标[参见图36(B)]请求传递脉冲串的RD1指令在图36(A)所示的CLK信号的第0个前沿被输入到CMD输入端202。则CMD译码器207通过CMD输入电路205接收这个信号，确认RD指令被输入，并将其通知脉冲串长度计数器209和地址输入电路211。

脉冲串长度计数器209通知脉冲串地址产生电路210已发出脉冲串传递的请求，并使其设置用于所述脉冲串传递的开始地址(leading address)。

脉冲串地址产生电路210响应来自脉冲串长度计数器209的请求从ADD输入电路206获得用于脉冲串传递的开始地址，响应来自脉冲串长度计数器209的计入请求计入地址，并将其作为脉冲串地址(BADD)提供给地址输入电路211。

地址输入电路211直接从ADD输入电路206获得用于脉冲串传递的开始地址，并将其作为内部地址IADD输出。此外，为了传递数据的第二位和后面的低级位，地址输入电路211选择由脉冲串地址产生电路210输出的BADD作为地址，并将其作为内部地址IADD输出。

数据位将从用这种方式产生的一系列地址中读出，并被连续地向外部输出[参见图36(C)]。

在上述的例子中，脉冲串传递由RD1指令请求。因此，在经过预定的访问时间之后，Q11到Q14的数据位将从单元(未示出)中读出并输出。

(第三现有技术)

为了从半导体存储装置中读出数据或者在其中写入数据，必须规定要被访问的地址。

对于具有脉冲串传递方式的半导体存储装置，只规定连续地址的开始地址将使其能够访问所有的存储地址。

对于具有这种脉冲串传递方式的一些半导体存储装置，可以设置要被写入的数据的脉冲串长度。图38为用于说明这种半导体存储装置操作的视图。假定对于这个半导体存储装置的最大物理脉冲串长度是“4”。

假定请求写的WR1指令[图38(B)]被输入，并且从地址输入端输入VW＝1[脉冲串长度＝1参见图38(D)]作为可变的写信号(VW)，用于规定脉冲串长度。在这种情况下，它们和图38(A)所示的时钟信号(CLK)的第0个前沿同步地被输入。

然后，在经过相应于等待时间[图38(C)]的时间之后，从DATA输入端读出D11到D14的数据位。在本例中，脉冲串长度被设置为“1”，因而只向内部数据总线#1到#4中的内部数据总线#1发送数据位D11[图38(E)-38(H)]。

被发送给内部数据总线#1的数据位D11以预定的地址被存储在预定的位中。

当在WR1指令被输入之后经过相应于存储体访问间隔[图38(B)]的时间时，和CLK信号的第二个前沿同步地输入WR2指令。在经过相应于等待时间的时间之后，输入数据位D21到D24和VW＝4。结果，数据位D21到D24被分别发送到内部数据总线#1到#4。用这种方式被发送到内部数据总线#1到#4的数据位D21到D24以连续的地址被分别存储在预定的位中。

当在WR2指令被输入之后经过相应于存储体访问间隔的时间时，WR3指令和VW＝2被输入。结果，数据位D31和D32分别被发送给内部数据总线#1和#2。

用这种方式被发送给内部数据总线#1和#2的数据位D31和D32以连续地址被存储在预定的位中。

这样，在第一种现有技术中，作为例子说明了脉冲串长度是“2”的情况。不过，在许多情况下，这个值可以自由地设置。

然而，脉冲串长度的改变可以引起写等待时间的最佳值的改变。按照惯例，写等待时间不因脉冲串长度的改变而改变。

结果，脉冲串长度的改变可使其进行最佳的写操作成为不可能。

在第二种现有技术中，允许在脉冲串传递期间中断。这就是说，如果在脉冲串传递期间输入另一个指令，可以停止在此时正在执行的指令的执行，而优先执行后一个指令。

这具体说明如下。假定图36所示的RD2指令被输入，并假定在相应于RD2指令的数据传递期间输入RD3指令。在这种情况下，当完成相应于RD2指令的数据位Q22的传递时，进行交错，并开始相应于RD3指令的数据位Q31的传递。

不过，为了允许进行这种交错，在脉冲串传递期间还必须检查新输入的指令。此外，如果发出脉冲串传递的请求，则必须进行从来自ADD输入电路206的ADD和来自脉冲串地址产生电路210的BADD中选择其中之一的处理。这将需要上述的判断处理，这使得对于高速操作，不可能确保足够的裕度。

此外，通常半导体存储装置具有相应于可被设置的最大脉冲串长度的位宽度的数据总线。例如，如果最大脉冲串长度是4位，则大多数半导体存储装置具有4位宽的数据总线。

这样，如果脉冲串长度被设为4位，则在用于发送4位数据所需的时间内(例如2个CLK)应当传递数据。如果脉冲串长度被设为2位，则在用于发送2位数据所需的时间内(例如1个CLK)应当传递数据。因此，如果设置最小的脉冲串长度，则难于保证操作所需的裕度，结果对于高速操作是不合适的。

在第三种现有技术中，因为很少有半导体存储装置具有多个DATA输入端，所以DATA输入端组被分为高级位组和低级位组，并且它们的脉冲串长度彼此独立地被设置。

在这些半导体存储装置中，只能对高级和低级位组之一发出写数据请求。常规的半导体存储装置无法禁止对其它的位组写数据，因此将写入不需要的数据。

此外，当第一个写指令被输入时，很少有具有用于写操作的等待时间的半导体存储装置保持数据而不把数据写入单元中。当第二个写指令被输入时，它们把相应于第一个写指令的数据写入单元中。

如果进行测试以便检查这些半导体存储装置的写操作是否正常，则必须发送两次写指令，以使其把数据写入单元中。如上所述，常规的半导体存储装置无法禁止写数据。因此，依照第一写指令进行的写操作可能干扰依照第二写指令进行的写操作。要消除这个干扰将使测试更加复杂。

发明内容

本发明是在上述的背景情况下作出的。这就是说，本发明的目的在于提供一种可以按照脉冲串长度设置最佳的写等待时间的半导体存储装置。

本发明的另一个目的在于提供一种能够高速操作的半导体存储装置。

本发明的又一个目的在于提供一种能够利用位组向存储单元内写入数据的半导体存储装置。

为了解决上述问题，由本发明提供了一种具有多个存储体的半导体存储装置，所述装置包括：具有用于使所述多个存储体相互连接的n位宽度的总线；第一数据传递装置，用于通过利用所述n位宽度总线的一部分在第一数据传递装置和预定的存储体之间传递数据；以及第二数据传递装置，用于通过利用未被第一存储体使用的所有位或其中的一部分位在第二数据传递装置和另一个存储体之间传递数据。

优选地，本发明的半导体存储装置还包括一指令输入禁止装置，用于在由第一或第二数据传递装置开始数据传递的情况下，禁止输入新指令。

本发明的上述的和其它的目的、特征和优点通过结合附图参看下面的说明将会更加清楚，所述附图以举例方式说明本发明的优选实施例。

附图说明

图1是用于说明本发明的操作原理的视图；

图2是用于说明在脉冲串长度是“2”和写等待时间是“3”的情况下写操作的定时图；

图3是用于说明在脉冲串长度是“2”和写等待时间是“4”的情况下写操作的定时图；

图4是用于说明在脉冲串长度是“4”和写等待时间是“2”的情况下写操作的定时图；

图5是用于说明在脉冲串长度是“2”和写等待时间是“2”的情况下写操作的定时图；

图6是表示本发明实施例结构的视图；

图7是表示图6所示半导体存储装置的结构视图；

图8是表示图7所示控制部分的结构图；

图9是表示图8所示DS输入启动判断电路的结构图；

图10是表示图9所示DFF的详细结构图；

图11是用于说明在脉冲串长度是“2”的情况下图6所示实施例中操作的定时图；

图12是用于说明在脉冲串长度是“4”的情况下图6所示实施例中操作的定时图；

图13是用于说明在脉冲串长度是“2”并且WR指令被连续地输入的情况下图6所示实施例中操作的定时图；

图14是用于说明在脉冲串长度是“4”并且WR指令被连续地输入的情况下图6所示实施例中操作的定时图；

图15是用于说明本发明操作原理的视图；

图16是表示本发明实施例的结构图；

图17是表示图16所示控制部分的结构图；

图18是表示图16所示I/O电路235的详细结构图；

图19是表示图16所示I/O电路245的详细结构图；

图20是表示图16所示实施例中一个操作实例的定时图；

图21是用于说明图18所示的电路的操作的定时图；

图22是用于说明图19所示的电路的操作的定时图；

图23是表示图16所示实施例中另一种类型的操作实例的定时图；

图24是表示在能够被中断的情况下进行的操作实例图；

图25是用于说明本发明的操作原理图；

图26是表示本发明的实施例的结构图；

图27是表示图26所示控制部分的详细结构图；

图28是表示在由本发明的DATA输入端输入的数据和在存储单元中存储的数据之间的对应性的视图；

图29是用于说明本发明实施例中的操作图；

图30是表示在脉冲串长度是“2”的情况下用于对列地址分配VWU和VWL的方法实例图；

图31是表示在脉冲串长度是“4”的情况下用于对列地址分配VWU和VWL的方法实例图；

图32是表示在脉冲串长度是“8”的情况下用于对列地址分配VWU和VWL的方法实例图；

图33是表示在脉冲串长度是“16”的情况下用于对列地址分配VWU和VWL的方法实例图；

图34是用于说明在未设置写等待时间的情况下在常规的半导体存储装置中传递操作的一个实例的定时图；

图35是用于说明在设置写等待时间的情况下在常规的半导体存储装置中传递操作的一个实例的定时图；

图36是表示图37所示的常规的存储体交错用的操作的定时图；

图37是表示用于实现常规的存储体交错的电路实例图；

图38是用于说明可以设置要被写入的数据的脉冲串长度的常规的半导体存储装置的操作图。

具体实施方式

现在参照附图说明本发明的实施例。

(第一实施例)

图1表示本发明的操作原理。如图1所示，按照本发明的半导体存储装置，包括传递装置101，传递数量设置装置102，写指令输入装置103，定时装置104，写开始时间设置装置105，以及存储部分106。

传递装置101以脉冲串方式传递数据。

传递数量设置装置102用于设置以脉冲串方式传递的数据位的数量；

写指令输入装置103接收输入的写指令。

定时装置104测量在写指令被输入之后经过的时间。

写开始时间设置装置105按照由传递数量设置装置102设置的数据位的数量设置在开始写数据之前经过的时间。

现在说明在图1中进行的操作。首先简要说明脉冲串长度和写等待时间之间的关系，然后说明图1所示的操作。

(1)写等待时间的最佳值

图2是用于说明在脉冲串长度是“2”和写等待时间是“3”的情况下半导体存储装置的操作。图3是用于说明在脉冲串长度是“2”和写等待时间是“4”的情况下的操作。

对具有写等待时间的大多数半导体存储装置，在写指令的输入和数据的输入之间存在一个时间间隔。结果，不能在输入写指令的时刻开始写操作。

因此，当输入要在存储体内写入数据的写指令时，只有在执行预定的写等待时间之后才进行要被写入的数据的输入操作。在这种情况下，实际的写操作要在对同一个存储体输入下一个用于写数据的写指令时才进行。

对同一个存储体输入用于写数据的两个写指令的最短的时间间隔相应于半导体存储装置的周期时间。因此，所有相应于最后一个写指令的数据必须在周期时间内被接收，并且使要被写入的数据的等待时间大于所需的等待时间是不可能的。

图2和图3表示在周期时间是“4”的情况下的写操作。如果写等待时间是“3”(见图2)，则在给定的周期时间内将完成数据的输入[见(C)]。因此，即使在经过周期时间之后立即输入写指令时，写入也是可能的。

然而，如果写等待时间是“4”(见图3)，则在周期时间内不能完成所有数据的输入[见(C)]。因此，当在经过周期时间之后立即输入写指令时，写入数据是不可能的。

这表明，利用这种半导体存储装置，写等待时间不能被设置为大于“3”的值。

(2)脉冲串长度和写等待时间之间的关系

图4是用于说明在脉冲串长度是“4”写等待时间是“2”的情况下写操作的图。图5是用于说明在脉冲串长度是“2”写等待时间是“2”的情况下写操作的图。

如果脉冲串长度是“4”(图4)，为了在周期时间内完成所有数据的输入，写等待时间必须小于或等于“2”。

另一方面，如果脉冲串长度是“2”，并且写等待时间被设置为“2”(图5)，则RD-RD周期时间将从“3”延长到“4”。

这表明，具有一个按照脉冲串长度的写等待时间的最佳值。

根据上述讨论，现在说明图1所示的操作。

如果传递数量设置装置102接收外部设置的被传递的数据位数(即脉冲串长度)，则被设置的数量被提供给写开始时间设置装置105。

写开始时间设置装置105计算相应于被传递的数据位数的写开始时间(即写等待时间)，所示被传递的数据位数由传递数量设置装置102提供，并把传递装置101设置为所述的值。如图4所示，例如，如果脉冲串长度是“4”，则写等待时间将被设置为“2”。

在这种状态下，假定一个写指令被输入到写指令输入装置103。然后，写指令输入装置103便把所述写指令通知传递装置101和定时装置104。

定时装置104测量在写指令输入之后经过的时间，并把所述时间通知传递装置101。

传递装置101参照定时装置104通知它的时间。当在写指令输入之后经过的时间等于写开始时间设置装置105通知的时间时，传递装置101便开始向存储部分106传递数据。结果，将按照被传递的数据位的数量设置最佳的写开始时间。

如上所述，在本发明中，当写指令被输入时，在按照要被传递的数据位的数量等待一个预定的时间之后，数据位被传递到存储部分106。这使得能够按照被传递的数据位的数量实现最佳的传递。

现在说明本发明的实施例。

图6是表示按照本发明的信息处理单元实施例的结构图。如图6所示，按照本发明的信息处理单元包括中央处理单元(CPU)110，控制单元120，半导体存储装置130和总线140。

通过执行在半导体存储装置130中存储的各种程序等，CPU 110控制每个单元部分并进行各种操作。

控制单元120控制关于设置脉冲串长度、半导体存储装置130的刷新等的操作。

半导体存储装置130在控制单元120的控制下存储由CPU 110提供的数据，并向CPU 110提供其存储的数据。

总线140从CPU 110向半导体存储装置130提供数据，并从半导体存储装置130向CPU 110提供数据。

图7是表示图6所示半导体存储装置130的详细结构图。

如图7所示，半导体存储装置130包括控制部分131，单元132，行译码器133，列译码器134，传感放大器135和输入-输出(I/O)电路136。

控制部分131输入(CLK)时钟信号、指令(CMD)信号，地址(ADD)信号，数据选通(DS)信号和DATA信号，并将这些信号提供给存储装置的每个部分。此外，控制部分131在写数据的情况下利用预定的定时读数据。此外，在读数据的情况下，控制部分131从预定的地址读数据并输出所述数据。

单元132包括按矩阵排列的一组存储元件，并存储输入的数据。

行译码器133根据行地址规定在单元132中的预定的行。

列译码器134根据列地址规定单元132中的预定的列。

SA 135按照预定的增益放大从单元132读出的信号，并将其转换成数字信号。

I/O电路136控制关于输入和输出数据的操作。

图8所示是图7所示控制部分131的详细结构。

如图8所示，控制部分131包括CLK输入端131a，CMD输入端131b，ADD输入端131c，DS输入端131d，DATA输入输出端131e，CLK输入电路131f，CMD输入电路131g，ADD输入电路131h，DS输入启动判断电路131i，DS输入电路131j，DATA输入电路131k，CMD译码器131m和脉冲串长度判断电路131n。

CLK输入端131a接收CLK信号输入。CMD输入端131b接收CMD信号输入。ADD输入端131c接收ADD信号输入。DS输入端131d接收DS信号输入。DATA输入端131e接收DATA信号输入并输出DATA信号。

CLK输入电路131f包括合成器等并从CLK输入端131a向CMD输入电路131g、ADD输入电路131h和DS输入启动判断电路131i提供CLK信号输入。

和CLK信号同步，CMD输入电路131g从CMD输入端131b获得CMD信号输入，并将其提供给CMD译码器131m。

和CLK信号同步，ADD输入电路131h从ADD输入端131c获得ADD信号输入，并将其提供给脉冲串长度判断电路131n。

当WR信号从CMD译码器131m被输出时，DS输入启动判断电路131i等待一个相应于由脉冲串长度判断电路131n判断的脉冲串长度(BL)的预定的写等待时间，然后使数据选通启动(DSE)信号有效。

当由DS输入启动判断电路131i输入的DSE信号成为有效时，DS输入电路131j输入来自DS输入端131d的DS信号，并将其提供给DATA输入电路131k。

当DS信号由DS输入电路131j被提供时，DATA输入电路131k从DATA输入端131e输入数据，并将其提供给图7所示的I/O电路136。

CMD译码器131m译码来自CMD输入电路131g的CMD信号输入。如果其是写指令(WR)，则CMD译码器131m将其提供给DS输入启动判断电路131i。如果其是用于设置脉冲串长度的指令(脉冲串长度设置指令)，则CMD译码器131m将其提供给脉冲串长度判断电路131n。

当从CMD译码器131m提供脉冲串长度设置指令时，脉冲串长度判断电路131n通过参照由ADD输入电路提供的数据判断脉冲串长度，并将其提供给DS输入启动判断电路131I。

图9表示图8所示的DS输入启动判断电路131i的详细结构。如图9所示，DS输入启动判断电路131i包括数据触发器(DFF)150-156，NOR元件157-163以及反相器164-166。

和CLK信号的后沿同步，每个DFF 150-156从前级电路向后级电路输出一个信号输出。

图10表示DFF150-156的结构。如图10所示，DFF150-156包括反相器180-184和互补的金属氧化物半导体(CMOS)开关185和186。

如图10所示，反相器180使CLK信号反相，并将结果提供给CMOS开关185和186。

当CLK信号变为“H”状态时，CMOS开关185变为ON状态，并向反相器181提供一个输入信号。

当CLK信号变为“L”状态时，CMOS开关186变为ON状态，并把反相器181的输出提供给反相器183。

反相器181使来自CMOS开关185的输出反相，并将结果提供给CMOS开关186。

反相器182使来自反相器181的输出反相，并把结果回馈给反相器181的输入。

反相器183使来自CMOS开关186的输出反相，并输出反相的结果。

反相器184使来自反相器183的输出反相，并把结果回馈给反相器183的输入。

回到图9，NOR元件157向NOR元件162提供通过反相N2(DFF 151的输出)和N8(NOR元件158的输出)的逻辑和而获得的N7。

NOR元件158向NOR元件157提供通过反相N7(NOR元件157的输出)和N6(DFF 155的输出)的逻辑和作为N8而获得的结果。

NOR元件159输出通过反相N3(DFF 152的输出)和N10(NOR元件160的输出)的逻辑和作为N9而获得的结果。

NOR元件160向NOR元件159提供通过反相N9(NOR元件159的输出)和N5(DFF 154的输出)的逻辑和作为N10而获得的结果。

NOR元件161向NOR元件163提供通过反相N9(NOR元件159的输出)和反相器164的输出的逻辑和作为N11而获得的结果。

NOR元件162向NOR元件163提供通过反相N7(NOR元件157的输出)和反相器165的输出的逻辑和作为N12而获得的结果。

NOR元件163输出通过反相N11(NOR元件161的输出)和N12(NOR元件162的输出)的逻辑和而获得的结果。

反相器166向DS输入电路131j提供通过反相NOR元件163的输出作为DSE信号而获得的结果。

现在说明上述实施例的操作。

当图6所示的信息处理单元被启动时，控制单元120向半导体存储装置130提供脉冲串长度设置指令以设置脉冲串长度。

例如，如果脉冲串长度被设置为“2”，则控制单元120向半导体存储装置130的CMD输入端131b提供一脉冲串长度设置指令。

CMD译码器131m通过CMD输入电路131g获得此脉冲串长度设置指令，并检测发出设置脉冲串长度的请求。

控制单元120然后向ADD输入端131c提供代表“2”的数据，它是要被设置的脉冲串长度的值。

脉冲串长度判断电路131n通过ADD输入电路131h输入这个数据，判断脉冲串长度是“2”，并通知DS输入启动判断电路131i，此BL＝2。此外，CMD译码器131m设置I/O电路136，使得脉冲串长度等于2。

至此，已完成设置脉冲串长度的操作。

现在参照图11说明按照上述方式在脉冲串长度被设置为“2”的情况下用于写数据的操作。

当开始输入如图11(A)所示CLK信号并且在图11(A)所示的第0个前沿由CMD输入端131b输入WR指令[见图11(B)]时，CMD输入电路131g向CMD译码器131m提供这一WR指令。

通过译码由CMD输入电路131g提供的指令，CMD译码器131m检测到WR指令已被提供，并向DS输入启动判断电路131i提供-WR信号[见图11(C)]。

当WR信号被提供时，在DS输入启动判断电路131i中的每个DFF150-156和CLK信号的后沿同步将此WR信号锁存，并按次序向下一级的电路提供输出。结果，分别作为来自DFF150到156输出的N1-N6是WR信号，其中每个WR信号按次序被延迟一个时钟周期[见图11(D)至11(I)]。

脉冲串长度被设置为“2”，因此图9所示的BL2信号和BL4信号分别处于“H”和“L”状态。因此，反相器164的输出是“L”，反相器165的输出是“H”。结果，只有来自NOR元件161的输出将被提供给NOR元件163。这就是说，如果脉冲串长度已被设置为“2”，则NOR元件159，160和161被选择，并且由它们产生的信号作为DSE信号被输出。

具体地说，当N3(DFF 152的输出)变为“H”状态时，N9(NOR元件159的输出)变为“L”状态[见图11(J)]。结果，N10(NOR元件160的输出)和N11(NOR元件161的输出)变为“H”状态[见图11(K)和11(L)]。

当N11(NOR元件161的输出)变为“H”状态时，NOR元件163的输出变为“L”状态。结果，作为反相器166的输出的DSE信号变为“H”状态[见图11(M)]。

如图11(N)所示，当DSE信号变为“H”状态时，DS输入电路131j从DS输入端131d输入DS信号，并将其提供给DATA输入电路131k。

如图11(O)所示，DATA电路131k从DATA输入-输出端131e输入数据，并将其提供给I/O电路136。提供给I/O电路136的数据在下一次提供WR信号时将被写入单元132中。

当N5(DFF 154的输出)变为“H”状态时[见图11(H)]，N10(NOR元件160的输出)进入“L”状态[见图11(K)]。当N10进入“L”状态时，N9(NOR元件159的输出)变为“H”状态[见图11(J)]。

当N9变为“H”状态时，N11(NOR元件161的输出)进入“L”状态[见图11(L)]。结果，DSE信号变为“L”状态[见图11(M)]。

当DSE信号变为“L”状态时，完成来自DS输入电路131j的DS信号的输入。

结果，在脉冲串长度已被设置为“2”的情况下，写等待时间将被设置为“3”，并且将完成传递操作。

现在参照图12说明脉冲串长度被设置为“4”的情况。

当图6所示的信息处理单元被启动时，控制单元120向半导体存储装置130的CMD输入端131b提供一把脉冲串长度设置为“4”的指令。

CMD译码器131m通过CMD输入电路131g获得此脉冲串长度设置指令，并检测发出设置脉冲串长度的请求。

控制单元120然后向ADD输入端131c提供代表“4”的数据，它是要被设置的脉冲串长度的值。

脉冲串长度判断电路131n通过ADD输入电路131h输入这个数据，判断脉冲串长度是“4”，并通知DS输入启动判断电路131i，此BL＝4。此外，CMD译码器131m设置I/O电路136，使得脉冲串长度等于4。

至此，已完成设置脉冲串长度的操作。

现在参照图12说明在脉冲串长度被设置为“4”的情况下用于写数据的操作。

当开始输入如图12(A)所示的CLK信号并且在图12(A)所示的第0个前沿由CMD输入端131b输入WR指令[见图12(B)]时，CMD输入电路131g向CMD译码器131m提供这一WR指令。

通过译码由CMD输入电路131g提供的指令，CMD译码器131m检测到WR指令已被提供，并向DS输入启动判断电路131i提供-WR信号[见图12(C)]。

当此WR信号被提供时，在DS输入启动判断电路131i中的每个DFF150-156和CLK信号的后沿同步将此WR信号锁存，并按次序向下一级的电路提供输出。结果，分别作为来自DFF150到156输出的N1-N6是WR信号，其中每个WR信号按次序被延迟一个时钟周期[见图12(D)-12(I)]。

脉冲串长度被设置为“4”，因此图9所示的BL2信号和BL4信号分别处于“L”和“H”状态。因此，反相器164的输出是“H”，反相器165的输出是“L”。结果，只有来自NOR元件162的输出将被提供给NOR元件163。这就是说，如果脉冲串长度已被设置为“4”，则NOR元件157，158和162被选择，并且由它们产生的信号作为DSE信号被输出。具体地说，当N2(DFF 151的输出)变为“H”状态时，N7(NOR元件157的输出)变为“L”状态[见图12(J)]。结果，N8(NOR元件158的输出)和N12(NOR元件162的输出)变为“H”状态[见图12(K)和12(L)]。

当N12(NOR元件162的输出)变为“H”状态时，NOR元件163的输出变为“L”状态。结果，作为反相器166输出的DSE信号变为“H”状态[见图12(M)]。

如图12(N)所示，当DSE信号变为“H”状态时，DS输入电路131j从DS输入端131d输入DS信号，并将其提供给DATA输入电路131k。

如图12(O)所示，DATA电路131k从DATA输入-输出端131e输入4位数据，并将其提供给I/O电路136。提供给I/O电路136的4位数据在下一次提供WR信号时将被写入单元132中。

当N6(DFF 155的输出)变为“H”状态时[见图12(H)]，N8(NOR元件158的输出)变为“L”状态[见图12(K)]。当N8变为“L”状态时，N7(NOR元件157的输出)变为“H”状态[见图12(J)]。

当N7变为“H”状态时，N12(NOR元件162的输出)变为“L”状态(见图12(L))。结果，DSE信号变为“L”状态(见图12(M))。

当DSE信号变为“L”状态时，完成来自DS输入电路131j的DS信号的输入。

结果，在已被设置为“4”的脉冲串长度的情况下，写等待时间将被设置为“2”，并且将完成传递操作。

现在参照图13说明在脉冲串长度被设置为“2”并且连续输入WR指令的情况下的操作。

当第一个WR指令被输入时，执行和上述相同的操作，并传递D11和D12。

当它们被传递后，N5(DFF 154的输出)变为“L”状态。N3(DFF 152的输出)几乎与其同时变为“H”状态，以致DSE信号保持“H”状态。结果，D21和D22将被连续地输入而没有DSE信号被复位。

因此，如果WR指令被连续地输入，则数据位将被连续地输入。

现在参照图14说明在脉冲串长度被设置为“4”并且连续输入WR指令的情况下的操作。

当第一个WR指令被输入时，执行与上述相同的操作，并传递D11到D14。

在它们被传递之后，N6(DFF 155的输出)变为“L”状态。N2(DFF151的输出)几乎与其同时变为“H”状态，由此DSE信号保持“H”状态。结果，D21到D24将被连续地输入而没有DSE信号被复位。

如上所述，在本发明的实施例中，按照脉冲串长度设置写等待时间。因此，通过按照脉冲串长度设置最佳的等待时间，可以高效率地传递数据。

在上述的实施例中，说明了脉冲串长度是“2”和“4”的情况。不过，当然本发明也可以应用于其它的情况。‘

此外，在上述实施例中，按照脉冲串长度设置写等待时间。不过，写等待时间例如可以通过使独立于脉冲串长度的恒定值和一个按照脉冲串长度确定的值相加被进行计算。这就是说，写等待时间不仅依赖于脉冲串长度，而且依赖于读数据的访问时间。因此，写等待时间可以通过认为所述访问时间是恒定的，并且通过对所述恒定时间加上按照脉冲串长度而改变的时间进行计算。这使得能够容易地计算写等待时间。

此外，在上述实施例中，由图9所示的电路产生相应于脉冲串长度的写等待时间。不过，这种方法是一个简单的例子。当然，本发明不限于这种情况。例如，作为另一个实施例，可以制备一个使脉冲串长度和写等待时间相关联的变换表，并且利用所述变换表按照脉冲串长度选择写等待时间。

(第二实施例)

图15是用于说明本发明的原理的图。在图15中，指令输入装置300接收从外部输入的指令。

存储体选择装置301从存储体组304当中选择相应于所述指令的存储体。

脉冲串传递装置302以存储体选择装置301选择的存储体为目标进行脉冲串传递。

当脉冲串传递装置302开始脉冲串传递时，指令输入禁止装置303禁止指令输入装置300接收输入的新指令。

存储体组304是一组存储体，其包括呈矩阵状排列的多个存储元件的单元，行译码器，列译码器和传感放大器。以存储体选择装置301选择的存储体为目标进行脉冲串传递。

现在说明图15中的操作。

假定从指令输入装置300输入RD指令，并且假定进行了以预定的存储体为目标的脉冲串传递请求。此时存储体选择装置301从存储体组304当中选择合适的存储体。

脉冲串传递装置302以存储体选择装置301选择的存储体为目标进行脉冲串传递。这就是说，脉冲串传递装置302从预定的存储体中读多个数据位，并将其输出到外部。

当脉冲串传递装置302开始脉冲串传递时，指令输入禁止装置303禁止指令输入装置300输入指令。结果，在脉冲串传递完成之前，指令输入装置300不输入新指令。这使得节省对指令译码的处理。结果，可以确保操作裕度，因而即使在高速操作时也能实现稳定的操作。

如上所述，利用按照本发明的半导体存储装置，在脉冲串传递期间禁止输入指令。这使得节省对指令译码的处理。结果，可以确保操作裕度，因而即使在高速操作时也能实现稳定的操作。

现在说明本发明的实施例。

图16是表示本发明的一实施例结构的图。如图16所示，按照本发明的半导体存储装置包括控制部分220，存储体A 230，和存储体B 240。存储体A 230包括单元231，列译码器231，行译码器233，传感放大器(SA)234和输入-输出(I/O)电路235。类似地，存储体B 240包括单元241，列译码器242，行译码器243，SA 244和输入-输出(I/O)电路245。

控制部分220输入CLK信号，CMD信号，ADD信号，DATA信号等，并将其提供给装置的每个部分。此外，在传递数据的情况下，控制部分220选择预定的存储体，并对其写数据或读数据。

存储体A 230中的单元231包括呈矩阵状排列的存储元件组，并存储输入的数据。

行译码器233在输入或输出数据的情况下根据行地址规定单元231中的预定的行。

列译码器232在输入或输出数据的情况下根据列地址规定单元231中的预定的列。

SA 234按照预定的增益放大从单元231读出的信号，并将其转换成数字信号。

I/O电路235控制关于输入和输出数据的操作。

存储体B 240的结构和存储体A 230相同，因而省略其说明。

图17是表示图16所示的控制部分220的详细结构图。

CLK输入端201接收从外部输入的CLK信号。CMD输入端202接收从外部输入的CMD信号。ADD输入端203接收从外部输入的ADD信号。

CLK输入电路204对从CLK输入端201输入的CLK信号进行波形整形，并将其提供给CMD输入电路205，ADD输入电路206和脉冲串长度计数器209。

CMD输入电路205对由CMD输入端202输入的CMD信号进行整形，并将其提供给CMD译码器207。

ADD输入电路206对由ADD输入端203输入的ADD信号进行整形，并将其提供给脉冲串长度判断电路208。

如果由脉冲串长度计数器209提供的启动信号处于“H”状态，则CMD译码器207获得来自CMD输入电路205的CMD信号，对其译码，提取RD指令和WR指令，并将它们提供给脉冲串长度计数器209。如果由脉冲串长度计数器209提供的启动信号不处于“H”状态，则CMD译码器207不获得CMD信号。

如果例如在启动所述装置时输入用于设置脉冲串长度的指令，则脉冲串长度判断电路208分析所述指令，并判断设置的脉冲串长度。

如果输入RD指令或WR指令并开始脉冲串传递，则脉冲串长度计数器209发出复位脉冲串地址的请求，和CLK信号同步计数脉冲串长度，并请求脉冲串地址产生电路250计入脉冲串地址。此外，当脉冲串传递开始时，脉冲串长度计数器209把启动信号变为“L”状态，并禁止获得新的指令。

地址输入电路251对由脉冲串地址产生电路250提供的脉冲串地址BADD整形，并将其作为内部地址IADD输出。

图18表示图16所示的I/O电路235的结构。如图18所示，I/O电路235包括反相器260-265，NOR元件266，CMOS开关267，268，包括NOR元件和反相器的OR元件270-273，包括NAND元件和反相器的AND元件274-277，以及MOS开关280-287和290-297。

反相器260反相BL4信号，在脉冲串长度是“4”的情况下，其将变为“H”状态，并把结果提供给AND元件274和275。

NOR元件266反相BL4信号和RD/WR信号的逻辑和，并将结果提供给反相器261和CMOS开关267和268。

反相器261反相NOR元件266的输出，并将结果提供给CMOS开关267和268。

如果来自NOR元件266的输出是“H”，则CMOS开关267变为ON状态。

反相器262反相来自CMOS开关267的输出，并将结果提供给CMOS开关268。反相器263反相反相器262的输出，并将结果回馈给反相器262的输入。

如果来自NOR元件266的输出是“L”，则CMOS开关268进入ON状态。

反相器264反相来自CMOS开关268的输出，并将结果提供给OR元件270和AND元件274。反相器265反相来自反相器264的输出，并将结果回馈给反相器264的输入。

反相器261-265和CMOS开关267、268形成分频电路，并且被输入的RD/WR信号由这一电路被2分频。分频的信号作为输出信号N1被输出。反相器264反相分频信号，并作为输出信号N2输出所得结果。

OR元件270求得反相器264的输出和BL4信号的逻辑和，并将其输出。

OR元件271求得BL4信号和CMOS开关268的输出的逻辑和，并将其输出。

OR元件272求得用于选择高级位或低级位的A#信号和BL4信号的逻辑和，并输出所得结果。

OR元件273求得用于选择高级位或低级位的NA#信号(“N”意味着反相的信号)和BL4信号的逻辑和，并输出所得结果。

AND元件274求得反相器260的输出和反相器264的输出的逻辑积，并将其输出。

AND元件275求得CMOS开关268的输出和反相器260的输出的逻辑积，并将其输出。

AND元件276求得OR元件272的输出和用于选择存储体的NBA#信号的逻辑积，并将其输出。

AND元件277求得OR元件273的输出和用于选择存储体的NBA#信号的逻辑积，并将其输出。

当作为OR元件270输出的SW1a信号改变为“H”状态时，MOS开关280和281进入ON状态，并分别使DB#1，DB#2与传感放大器234的输出a，b相连。

当作为AND元件274输出的SW1c信号改变为“H”状态时，MOS开关282和283进入ON状态，并分别使DB#1，DB#2与传感放大器234的输出c，d相连。

当作为AND元件275输出的SW3a信号改变为“H”状态时，MOS开关284和285进入ON状态，并分别使DB#3，DB#4与传感放大器234的输出a，b相连。

当作为OR元件271输出的SW3c信号改变为“H”状态时，MOS开关286和287进入ON状态，并分别使DB#3，DB#4与传感放大器234的输出c，d相连。

当AND元件276的输出改变为“H”状态时，MOS开关290到293进入ON状态。结果，MOS开关290连接MOS开关280和传感放大器234的输出a，MOS开关291连接MOS开关284和传感放大器234的输出a，MOS开关292连接MOS开关281和传感放大器234的输出b，并且MOS开关293连接MOS开关285和传感放大器的输出b。

当AND元件277的输出改变为“H”状态时，MOS开关294到297进入ON状态。结果，MOS开关294连接MOS开关282和传感放大器234的输出c，MOS开关295连接MOS开关286和传感放大器234的输出c，MOS开关296连接MOS开关283和传感放大器234的输出d，并且MOS开关297连接MOS开关287和传感放大器234的输出d。

图19表示图16所示的I/O电路245的详细结构。图19中的相应于图18的部分用相同的标号表示，并且省略其说明。

和I/O电路235相比，被输入到AND元件276和277的NBA#信号被改变为BA#信号。

此外，作为传感放大器输出的在图18的右下方表示的QA被改变为QB。

除此之外，I/O电路245的结构和图18所示的I/O电路235的结构相同。

现在说明上述实施例中的操作。

当半导体存储装置被启动并且用于设置脉冲串长度的模式寄存器设置指令由CMD输入端202输入时，CMD译码器207检测到已发出设置脉冲串长度的请求，并将其通知脉冲串长度判断电路208。

脉冲串长度判断电路208获得用于设置从ADD输入端203输入的脉冲串长度的数据，并判断脉冲串长度。例如，如果输入“2”作为脉冲串长度，则脉冲串长度判断电路208对其确认，并将其通知脉冲串长度计数器209。

结果，脉冲串长度将被设置。

现在说明在脉冲串长度按上述方式被设置为“2”的情况下的操作。

当图20(B)所示的请求从存储体B240读数据的RDB指令在图20(A)所示的第0个时钟的前沿被提供给CMD输入端202时，CMD译码器207通过CMD输入电路205输入所述RDB指令，并对其译码。结果，CMD译码器207确认已发出要求从存储体B 240读数据的请求，并将其通知脉冲串长度计数器209。

脉冲串长度计数器209向脉冲串地址产生电路250提供RESET信号。结果，脉冲串地址产生电路250获得由ADD输入电路206提供的用于脉冲串传递的开始地址，并将其作为BADD输出。此外，脉冲串地址产生电路250计入先前和由脉冲串长度计数器209与CLK信号同步提供的UP信号同步输入的地址，并将其输出作为BADD，用于第二位和随后的低级位。

地址输入电路251对由脉冲串地址产生电路250提供的BADD进行波形整形，并将其作为内部地址IADD输出。

从地址输入电路251输出的内部地址IADD将在控制部分220中用于选择DB#1到DB#4。

在脉冲串传递期间，脉冲串长度计数器209保持其提供给CMD译码器207的启动信号在“L”状态。当启动信号处于“L”状态时，CMD译码器207保留(reserve)从CMD输入电路205获得新的指令。因此，如果开始脉冲串传递，将禁止输入新的指令。

在本例中的操作相应于输入RDB指令的情况，存储体B240被规定为从中读数据的存储体。因此，BA#信号处于“H”状态[图22(H)]，而且NBA#信号处于“L”状态(图21(H))。结果，来自图18所示存储体A230中的AND元件276和277的输出进入“L”状态，所有的MOS开关290到297进入OFF状态，并且停止DB#1到DB#4的输出。

另一方面，在图19所示的存储体B 240的I/O电路245中，BL4信号为“L”，因此从OR元件272和273的输出按照A#信号和NA#信号进入“H”或“L”状态。具体地说，当A#信号是“H”时，OR元件272的输出是“H”，而且OR元件273的输出是“L”。当A#信号是“L”时，OR元件272的输出是“L”，而且OR元件273的输出是“H”。

如上所述，如果选择存储体B240，则BA#信号处于“H”状态。因此，由图19所示AND元件276输出的AA#信号[见图22(I)]和由图19所示AND元件277输出的NAA#信号[见图22(J)]按照OR元件272和273的输出进入“H”或“L”状态。

在本例中，如图22(J)所示，NAA#信号和BA#信号同步进入“H”状态。因此，当NAA#信号进入“H”状态时，MOS开关294到297变为ON状态。

如图22(G)所示，图19所示的SW3a信号和SW3c信号由N1信号[图22(D)]产生，并和NAA#信号同步进入“H”状态。因此，传感放大器244的输出c和d将分别和DB#3、DB#4相连。结果，QB21和QB22被分别发送给DB#3和DB#4[见图22(K)和22(L)]。

接着，当请求从图20(B)所示存储体A230读数据的RDA指令在图20(A)所示的第一个时钟的前沿被提供给CMD输入端202时，CMD译码器207通过CMD输入电路205输入该指令，并对其译码。结果，CMD译码器207确认已发出从存储体A 230读数据的请求，并将其通知脉冲串长度计数器209。

脉冲串长度计数器209向脉冲串地址产生电路250提供一RESET信号。结果，脉冲串地址产生电路250从ADD输入电路206获得用于脉冲串传递的开始地址，并作为BADD将其输出。此外，脉冲串地址产生电路250计入先前和由脉冲串长度计数器209与CLK信号同步提供的UP信号同步输入的地址，并将其输出作为BADD，用于第二位和随后的低级位。

地址输入电路251对由脉冲串地址产生电路250提供的BADD进行波形整形，并将其作为内部地址IADD输出。

从地址输入电路251输出的内部地址IADD将在控制部分220中用于选择DB#1到DB#4。

在脉冲串传递期间，脉冲串长度计数器209保持其提供给CMD译码器207的启动信号在“L”状态。这和上述的情况相同。当启动信号处于“L”状态时，CMD译码器207保留从CMD输入电路205获得新的指令。因此，如果开始脉冲串传递，将禁止输入新的指令。

在本例中的操作相应于输入RDB指令的情况，且存储体A 230被规定为从中读数据的存储体。因此，NBA#信号处于“H”状态[图21(H)]，而且BA#信号处于“L”状态[图22(H)]。结果，来自图18所示存储体B240中的AND元件276和277的输出进入“L”状态，所有的MOS开关290到297进入OFF状态，并停止DB#1到DB#4的输出。

另一方面，在图19所示的存储体A 230的I/O电路235中，BL4信号为“L”，因此从OR元件272和273的输出按照A#信号和NA#信号进入“H”或“L”状态。具体地说，当A#信号是“H”时，OR元件272的输出是“H”，而且OR元件273的输出是“L”。当A#信号是“L”时，OR元件272的输出是“L”，而且OR元件273的输出是“H”。

如上所述，如果选择存储体A230，则NBA#信号处于“H”状态。因此，从AND元件276输出的AA#信号[见图21(I)]和从AND元件277输出的NAA#信号[见图21(J)]按照OR元件272和273的输出进入“H”或“L”状态。

在本例中，如图21(J)所示，AA#信号和NBA#信号同步进入“H”状态。因此，当AA#信号进入“H”状态时，MOS开关294到297变为ON状态。

如图21(F)所示，SW1a信号和SW1c信号由N2信号[图21(E)]产生，并和AA#信号同步进入“H”状态。因此，传感放大器234的输出a和b将分别和DB#1、DB#2相连。结果，QA11和QA12将被分别发送给DB#1和DB#2[见图21(K)和22(L)]。

简要地说，如图20所示，如果在CLK信号的前沿[见图20(A)]输入RDB或RDA指令，则相应于该指令的脉冲串地址由脉冲串地址产生电路250产生，并被提供给存储体A 230和存储体B 240。此时，BA#信号和NBA#信号表示被选择的每个存储体。预定的输出被MOS开关280到287和290到297选择，并且如图20(C)到图20(F)所示，数据被输出到DB#1到DB#4。

在这种情况下，在输出到DB#1、DB#2的数据和输出到DB#3、DB#4的数据之间具有相应于一个时钟的偏移。此外，输出周期等于两个时钟。因此，即使工作频率提高，也能够保证操作的裕度。

此外，来自脉冲串长度计数器209的启动信号禁止CMD译码器207在脉冲串传递期间对新的指令译码。这节省了用于译码所需的处理，并且可以确保在高速操作时的操作裕度。此外，不需要CMD译码器207向脉冲串长度计数器209提供表示正在进行脉冲串传递的NOP。

此外，如果脉冲串长度被设置为小于最大脉冲串长度的值(在上述例子中，最大脉冲串长度是“4”，脉冲串长度被设置为“2”)，则数据总线被分割，并交替地使用被分割的数据总线传递数据。结果，用于传递每个数据位的时间可以延长，因而可以确保在高速操作时的裕度。

在上述实施例中，作为例子说明了存储体A 230占据DB#1和DB#2以及存储体B 240占据DB#3和DB#4的情况。不过，根据输入RD指令的时刻，可以具有存储体A 230占据DB#3和DB#4以及存储体B 240占据DB#1和DB#2的情况。

现在说明脉冲串长度被设置为“4”时的操作。

当半导体存储装置被启动并且用于设置脉冲串长度的模式寄存器设置指令由CMD输入端202输入时，CMD译码器207则检测到已发出设置脉冲串长度的请求，并将其通知脉冲串长度判断电路208。

脉冲串长度判断电路208获得用于设置从ADD输入端203输入的脉冲串长度的数据，并判断脉冲串长度。例如，如果输入“4”作为脉冲串长度，则脉冲串长度判断电路208对其确认，并将其通知脉冲串长度计数器209。

当在脉冲串长度被设置为“4”之后在图23(A)所示的第0个时钟的前沿输入RDA指令时，CMD译码器207检测到该指令，并将其通知脉冲串长度计数器209。

脉冲串长度计数器209向脉冲串地址产生电路250提供RESET信号。结果，脉冲串地址产生电路250获得由ADD输入电路206提供的用于脉冲串传递的开始地址，产生BADD，并通过地址输入电路251将其提供给存储体A 230和存储体B 240。

脉冲串长度计数器209保持其提供给CMD译码器207的启动信号在“L”状态，因此，将禁止译码新的指令。

在本例中的操作相应于输入RDA指令的情况，并且选择存储体A 230。因此，图18所示的NBA#信号处于“H”状态，图19所示的BA#信号处于“L”状态。结果，图19所示的存储体B 240中的所有的MOS开关290到297进入OFF状态，并停止从存储体B 240的输出。

另一方面，在图18所示的存储体A 230中，反相器260的输出为“L”，因此，AND元件274和275的输出进入“L”状态。BL4信号为“H”状态，因此OR元件270和271的输出进入“H”状态。因此MOS开关280，281，286和287进入ON状态。

此时，BL4信号被提供给OR元件272和273，因此其输出处于“H”状态。NBA#信号处于“H”状态。因此所有的MOS开关290到297进入ON状态。

结果，如图23(C)到23(F)所示，QA11到QA14将分别向DB#1到DB#4输出。

接着，当在CLK信号的第二个前沿输入RDB指令时，CMD译码器207检测到该指令，并将其通知脉冲串长度计数器209。

脉冲串长度计数器209向脉冲串地址产生电路250提供RESET信号。结果，脉冲串地址产生电路250获得来自ADD输入电路206的用于脉冲串传递的引导地址(a leading address)，产生BADD，并通过地址输入电路251提供给存储体A 230和存储体B 240。

在本例中的操作相应于输入RDB指令并选择存储体B 240的情况。因此，图18所示的NBA#信号处于“L”状态，图19所示的BA#信号处于“H”状态。结果，图18所示的存储体B 240中所有的MOS开关290到297进入OFF状态，并停止从存储体A 230的输出。

另一方面，在图19所示的存储体B 240中，反相器260的输出为“L”，因此，AND元件274和275的输出进入“L”状态。BL4信号为“H”状态，因此OR元件270和271的输出进入“H”状态。因此MOS开关280，281，286和287进入ON状态。

此时，BL4信号被提供给OR元件272和273，因此其输出处于“H”状态。NBA#信号处于“H”状态。因此所有的MOS开关290到297进入ON状态。

结果，如图23(C)到23(F)所示，QA11到QA14将分别向DB#1到DB#4输出。

这是在脉冲串长度已被设置为“4”情况下进行的操作。如上所述，如果脉冲串长度被设置为“4”，则由BA#信号或NBA#信号选择一预定的存储体，并且将输出a到d向DB#1到DB#4分别输出。因此，可以实现在常规情况下进行的同样操作。

用这种方式，在上述的实施例中，说明了在脉冲串传递期间禁止输入新指令的情况(一种中断被禁止的情况)。现在说明在中断被启动的情况下进行的操作。

图24为用于说明在脉冲串长度被设置为“4”并且中断被启动的情况下在最大脉冲串长度是“8”的半导体存储装置中进行操作的视图。

在本例中，RD2指令中断RD1指令。如图所示，在DB#5到DB#8中(见图24〔G〕到图24〔J〕)，操作周期开始时是4个时钟。不过，如果用这种方式启动中断，则操作周期将成为3个时钟，如图中DB#1到DB#4所示(见图24〔C〕到24〔F〕)。这就是说，操作裕度将变窄。

因此应当采用不允许中断的规定，使得本发明的实施将产生更大的效果。

上述实施例中所示的电路是一些简单的例子。当然，本发明不限于这些电路。

此外，上述的实施例利用最大脉冲串长度为“4”作为例子进行了说明。不过，当然，本发明也可以应用于其它的情况。

此外，在上述的实施例中，用于禁止中断的装置位于半导体存储装置内部，但是也可以位于半导体存储装置外部。在这种情况下，通过在脉冲串传递期间禁止向CMD输入端202提供指令，也可以获得和上述相同的效果。

(第三实施例)

图25是用于说明本发明操作原理的图。如图25所示，按照本发明的半导体存储装置包括地址输入装置401，数据输入装置402，脉冲串传递装置403，数据传递长度规定装置404，数据输入限制装置405，和单元406。

地址输入装置401接收输入的目的地的地址。

数据输入装置402接收要被传递的输入数据。在本例中，相应于高级位组的数据#1和相应于低级位组的数据#2被输入。

脉冲串传递装置403进行通过数据输入装置402输入的数据#1和数据#2的向相应于通过地址输入装置401输入的地址的单元406中的区域的脉冲串传递。

脉冲串传递长度规定装置404接收由脉冲串传递装置403规定的传递长度。在本例中，相应于数据#1的脉冲串传递长度#1和相应于数据#2的脉冲串传递长度#2被输入。

如果由脉冲串传递长度规定装置404规定脉冲串传递长度是“0”，则数据输入限制装置405限制从数据输入装置402输入的数据。

现在说明图25的操作。

假定表示在进行脉冲串传递的情况下的目的地的地址被输入到地址输入装置401，并假定“4位”和“0位”分别作为脉冲串传递长度#1和脉冲串传递长度#2被输入到脉冲串传递长度规定装置404。

脉冲串传递装置403获得通过地址输入装置401输入的目的地的地址和通过脉冲串传递长度规定装置404输入的脉冲串传递长度#1和脉冲串传递长度#2，并设置其内部电路。

数据输入限制装置405参考由脉冲串传递长度规定装置404提供的脉冲串传递长度#1和脉冲串传递长度#2。在这种情况下，脉冲串传递长度#2被设置为“0”，因此数据输入限制装置405请求数据输入装置402限制数据#2的输入。

当在地址等被输入之后经过预定的时间(相应于等待时间的时间)时，数据输入装置402只输入数据#1，并将其提供给脉冲串传递装置403。

脉冲串传递装置403只进行由数据输入装置402提供的数据#1的传递，将其传递到相应于由地址输入装置401提供的地址的单元406中一预定的区域。

结果，只有数据的高级位组被传递到单元406。在本例中，作为例子说明了只传递高级位组的情况。不过，也可以只传递低级位组。

如上所述，利用按照本发明的半导体存储装置，可以向单元只传递数据的高级位组或低级位组。

在上述的例子中，数据被分为高级位组和低级位组。不过，当然，也可以采用分割数据的其它方法。

此外，在上述的例子中，按照脉冲串传递长度限制数据的输入。不过，也可以按照脉冲串传递长度限制脉冲串传递。

现在说明本发明的一个实施例。

图26表示按照本发明的半导体存储装置的结构。如图26所示，按照本发明的半导体存储装置，包括一控制部分431，一单元432，一行译码器433，一列译码器434，一传感放大器(SA)435，和一I/O电路436。

控制部分431输入时钟(CLK)信号、指令(CMD)信号、地址(ADD)信号、数据选通(SD)信号，和DATA信号，并将这些信号提供给装置的每个部分。此外，控制部分431在写的情况下以预定的定时读数据。此外，在读的情况下，该控制部分431从一预定的地址读数据，并输出所述数据。

单元432包括呈矩阵状设置的存储元件组，并存储输入的数据。

行译码器433根据行地址规定单元432中的预定的行。

列译码器434根据列地址规定单元432中的预定的列。

SA 435按预定的增益放大从单元432读出的信号，并将其转换成数字信号。

I/O电路436控制关于输入和输出数据的操作。

图27表示图26所示控制部分431的详细结构。

如图27所示，控制部分431包括一CLK输入端431a，一CMD输入端431b，一ADD输入端431c，一DS输入端431d，一DATA输入端431e，一CLK输入电路431f，一CMD输入电路431g，一ADD输入电路431h，一DS输入启动判断电路431i，一DS输入电路431j，一DATA输入电路431k，一CDM译码器431m，和一脉冲串长度判断电路431n。还有和图27虚线所示的部分相同的另一部分(未示出)。两个部分之一用于高级位组，另一个用于低级位组。

CLK输入端431a接收CLK信号输入。CMD输入端431b接收CMD信号输入。ADD输入端431c接收ADD信号输入。DS输入端431d接收DS信号输入。DATA输入端431e接收DATA信号输入。

CLK输入电路431f包括缓冲器等，并把由CLK输入端431a输入的CLK信号提供给CMD输入电路431g，ADD输入电路431h和DS输入启动判断电路431i。

和CLK信号同步，CMD输入电路431g获得从CMD输入端431b输入的CMD信号，并将其提供给CMD译码器431m。

和CLK信号同步，ADD输入电路431h获得从ADD输入端431c输入的ADD信号，并将其提供给脉冲串长度判断电路431n。

DS输入启动判断电路431i按照由脉冲串长度判断电路431n判断的脉冲串长度(VW)使数据选通启动(DSE)信号有效。

当由DS输入启动判断电路431i提供的DSE信号有效时，DS输入电路431j从DS输入端431d输入DS信号，并将其提供给DATA输入电路431k。

当DS信号由DS输入电路431j提供时，DATA输入电路431k从DATA输入端431e输入数据，并将其提供给图26所示的I/O电路436。

CMD译码器431m译码从CMD输入电路431g输入的CMD信号。如果其是用于设置脉冲串长度的指令(脉冲串长度设置指令)，则CMD译码器431m将其提供给脉冲串长度判断电路431n。

当脉冲串长度设置指令被从CMD译码器431m提供时，脉冲串长度判断电路431n借助于参考由ADD输入电路431h提供的数据判断脉冲串长度，并将其提供给DS输入启动判断电路431i。

现在说明上述实施例的操作。首先参照图28简要说明本实施例中的基本操作，然后参照图29说明其详细操作。

图28表示如何从DATA输入端(相应于图27所示的DATA输入端431e)向单元(相应于图26中所示的单元432)传递数据。

如图28所示，输入到DATA输入端T1到T8的8位数据被分成高级位组和低级位组，并作为高级位组和低级位组在连续的地址ADD1和ADD2中被存储。

最大的脉冲串长度是物理的脉冲串长度，并取决于半导体存储装置的结构。脉冲串长度[模式寄存器组(MRS)]由MRS指令设置，用于例如在启动装置时进行初始化。脉冲串长度(VW)在写数据时由VW指令规定，并且小于或等于由上述的MRS指令设置的脉冲串长度。

为简化起见，作为例子图28表示一输入8位数据的情况。不过，在本实施例中输入16位数据，并被分成高级8位和低级8位。

现在说明本实施例中的详细操作。

当图26所示的半导体存储装置被启动时，控制单元(未示出)向CMD输入端431b提供一把脉冲串长度设置为“4”的指令。

CMD译码器431m通过CMD输入电路431g获得脉冲串长度设置指令，并检测到已发出设置脉冲串长度的请求。

然后控制单元向ADD输入端431c提供表示“4”的数据，其是要设置的脉冲串长度的值。

脉冲串长度判断电路431n通过ADD输入电路431h获得这个数据，判断脉冲串长度是“4”，并通知DS输入启动判断电路431i和DATA输入电路431k，此BL＝4。此外，CMD译码器431m如此设置I/O电路436，使得脉冲串长度将等于“4”。

至此脉冲串长度的设置[图28中所示的脉冲串长度(MRS)]被完成。

现在参看图29，说明在脉冲串长度已被MRS指令设置为“4”的情况下写数据的操作。

假定WR1指令[见图29(B)]在图29(A)所示的CLK信号的第0个前沿被输入到CMD输入端431b，并且输入VWU＝1[图29(D)]和VWL＝1[图29(I)]。VWU(写上部变量)是设置高级8位的脉冲串长度的指令，VWL(写下部变量)是设置低级8位的脉冲串长度的指令。

CMD输入电路431g向CMD译码器431m提供从CMD输入端431b输入的指令。

CMD译码器431m对所述指令译码，检测到已发出写数据请求，并将其通知脉冲串长度判断电路431n。

如上所述，还具有和图27中虚线所示的部分相同的另一个部分(未示出)。这两个部分之一用于高级位组，另一个用于低级位组。写请求和VWU被CMD译码器431m提供给相应于高级8位的电路(高级位电路)。写请求和VWL被CMD译码器431m提供给相应于低级8位的电路(低级位电路)。

现在分别说明高级位电路和低级位电路。

(1)高级位电路的操作

在高级位电路中的脉冲串长度判断电路431n利用来自CMD译码器431m中的请求确认已发出写数据请求，借助于经由ADD输入电路431h获得的VWU确认脉冲串长度应当被设置的值(＝1)，并把所述的值通知DS输入启动判断电路431i和DATA输入电路431k。

当在发出写请求之后经过预定的时间(相应于写等待的时间)时，DS输入启动判断电路431i把数据选通启动(DSE)信号改变为“H”状态。结果，DS输入电路431j接收从DS输入端431d输入的DS信号，并将其提供给DATA输入电路431k。

当DS信号由DS输入电路431j被提供时，DATA输入电路431k开始输入来自DATA输入端431e的数据的高级8位，如图29(C)所示。

VWU已被设置为“1”，因此DATA输入电路431k通过内部数据总线#U1向I/O电路436只传递输入数据D11-D14当中的数据D11的高级8位[图29(E)-29(H)]。

(2)低级位电路的操作

另一方面，在低级位电路中的脉冲串长度判断电路431n借助于来自CMD译码器431m的请求确认已经发出写请求，借助于经由ADD输入电路431h获得的VWL确认应当被设置的脉冲串长度的值(＝1)，并把该值通知DS输入启动判断电路431i和DATA输入电路431k。

当在写请求发出之后经过预定的时间(相应于写等待的时间)时，DS输入启动判断电路431i将DSE信号改变为“H”状态。结果，DS输入电路431j接收从DS输入端431d输入的DS信号，并将其提供给DATA输入电路431k。

当DS信号被从DS输入电路431j提供时，DATA输入电路431k开始输入来自DATA输入端431e的数据的低级8位，如图29(C)所示。

VWL已被设置为“1”，因此在低级位电路中的DATA输入电路431k通过内部数据总线#L1向I/O电路436只传递输入数据D11到D14当中数据D11的低级8位[见图29(J)到29(M)]。

这是在WR1指令已被输入情况下的高级位电路和低级位电路的操作。

接着，当WR2指令在图29(A)所示CLK信号的第二个前沿被输入，并且VWU＝4，VWL＝4被输入时，进行和上述相同的操作，并且在该CLK信号的第三个前沿读出数据D21到D24。

VWU＝4，因此，在高级位电路中的DATA输入电路431k分别通过内部数据总线#U1到#U4向I/O电路436传递数据D21到D24当中的高级8位[见图29(E)到29(H)]。

此外，VWL＝4，因此在低级位电路中的DATA输入电路431k分别通过内部数据总线#L1到#L4向I/O电路436传递数据D21到D24当中的低级8位[见图29(J)到29(M)]。

接着，当WR3指令在图29(A)所示的CLK信号的第三个前沿被输入，并且VWU＝2，VWL＝0被输入时，进行和上述相同的操作，并且在该CLK信号的第5个前沿读出数据D31到D34。

VWU＝2，因此，在高级位电路中的DATA输入电路431k分别通过内部数据总线#U1和#U2向I/O电路436传递数据D31和D32的高级8位[见图29(E)到29(H)]。

此外，VWL＝0，因此在低级位电路中的DATA输入电路431k不向I/O电路436传递数据[见图29(J)到29(M)]。结果，低级的字节将不被写入单元432中。

如上所述，通过设置VWU或VWL为0，可以预定(reserve)写高级或低级字节。

在上述例子中，写数据的低级字节被预定。不过，也可以预定写数据的高级字节。在这种情况下，应当输入WVU＝0。此时将进行和上述相同的操作，并且写数据的高级字节被预定。

用这种方式，没有用于规定VWU或VWL的专用地址。通常使用空闲地址。例如，假定行地址和列地址是同时被输入的地址。通常用于列地址的位的数量小于用于行地址的位的数量，因此为行地址准备的一些地址端在列地址被输入时是空闲的。如图30到33所示，例如，这些空闲地址可被分配给VWU和VWL。

图30表示在脉冲串长度是“2”(BL＝2)的情况下对于列地址分配VWU和VWL的例子。在本例中，高级字节用的VWU被分配给A0和A1，低级字节用的VWL被分配给A2和A3。具体地说，如果A0和A1分别是“0”和“0”，则VWU＝0；如果A0和A1分别是“1”和“0”，则VWU＝1；如果A0和A1分别是“0”和“1”，则VWU＝2被分配。对于低级字节的VWL，情况相同。

图31表示在脉冲串长度是“4”(BL＝4)的情况下对于列地址分配VWU和VWL的例子。在本例中，高级字节用的VWU被分配给A0和A1，低级字节用的VWL被分配给A2和A3。具体地说，如果A0和A1分别是“0”和“0”，则VWU＝0；如果A0和A1分别是“1”和“0”，则VWU＝1；如果A0和A1分别是“0”和“1”，则VWU＝2；如果A0和A1分别是“1”和“1”，则VWU＝4被分配。对于低级字节的VWL，情况相同。

图32表示在脉冲串长度是“8”(BL＝8)的情况下对于列地址分配VWU和VWL的例子。在本例中，高级字节用的VWU被分配给A0到A2，低级字节的用VWL被分配给A3到A5。具体地说，如果A0，A1和A2分别是“0”和“0”和“0”，则VWU＝0；如果A0，A1和A2分别是“1”，“0”和“0”，则VWU＝1；如果A0，A1和A2分别是“0”，“1”和“0”，则VWU＝2；如果A0，A1和A2分别是“1”，“1”，“0”，则VWU＝4；如果A0，A1和A2分别是“0”，“0”和“1”，则VWU＝8被分配。对于低级字节的VWL，情况相同。

图33表示在脉冲串长度是“16”(BL＝16)的情况下对于列地址分配VWU和VWL的例子。在本例中，高级字节用的VWU被分配给A0到A2，低级字节用的VWL被分配给A3到A5。具体地说，如果A0，A1和A2分别是“0”，“0”和“0”，则VWU＝0；如果A0，A1和A2分别是“1”，“0”和“0”，则VWU＝1；如果A0，A1和A2分别是“0”，“1”和“0”，则VWU＝2；如果A0，A1和A2分别是“1”，“1”和“0”，则VWU＝4；如果A0，A1和A2分别是“0”，“0”和“1”，则VWU＝8；如果A0，A1和A2分别是“1”，“0”和“1”，则VWU＝16被分配。对于低级字节的VWL，情况相同。

如上所述，在本实施例中，脉冲串长度可以通过VWU或VWL被设置为0，使得可以预留高级字节或低级字节的传递。因此，或者高级字节或者低级字节可被写入单元432中。

此外，在本实施例中，可以通过VWU和VWL预定写入高级字节和低级字节。这种传递方式被认为例如在对半导体存储装置进行具有写等待时间的性能测试时是有效的。

这就是说，对于具有写等待时间的半导体存储装置，如果提供写入一个地址的指令，则在该指令输入之后，在那个周期中只进行输入要写入的数据的处理。当下一个写指令输入时，数据将被实际地写入单元432中。

因此，当对这种半导体存储装置进行性能测试时，首先输入对一个地址进行写操作的指令，然后必须输入一个伪写指令，以便完成先前输入的数据的写操作。在这种情况下，伪数据可能对先前输入的数据有影响，因此伪数据应当在VWU和VWL被设置为“0”的情况下被写入。此时伪数据将不被传递到单元432，因而可以避免这个问题。

在上述实施例中，如果VWU或VWL是“0”，则对单元432的数据传递被预定。不过，通过禁止从DATA输入端431e输入数据，这和图26所示的相同，可以获得和上述相同的效果。

此外，在上述实施例中，数据被分为高级位组和低级位组，并对于每个位组提供VW。不过，当然可以采用用于分割数据的其它方法。

图26和27所示的结构是简单的例子。当然本发明不限于这种情况。

如上所述，按照本发明的具有脉冲串方式的半导体存储装置，其中多个数据位响应一外部指令被连续地传递，该装置包括：用于以脉冲串方式传递数据的传递装置；用于设置以脉冲串方式传递的多个数据位的数量的传递数量设置装置；用于接收输入的写指令的写指令输入装置；用于测量在写指令被输入之后经过的时间的定时装置，以及用于按照由传递数量设置装置设置的数据位的数量，设置在开始写数据之前经过的时间的写开始时间设置装置。这使得能够有效地传递数据。

此外，一种信息处理单元，包括一具有脉冲串方式的半导体存储装置，在所述脉冲串方式中，多个数据位响应一外部指令按字组(in block)被连续地传递，所述半导体存储装置包括：用于设置以脉冲串方式传递的多个数据位的数量的传递数量设置装置；用于接收输入的写指令的写指令输入装置；用于测量在写指令被输入之后经过的时间的定时装置；按照由传递数量设置装置设置的数据位的数量，设置在开始写数据之前经过的时间的写开始时间设置装置；以及传递数量规定装置，用于向传递数量设置装置提供预定的指令，以便规定多个数据位的数量。这使得能够改善信息处理单元的处理速度。

如上所述，按照本发明，一种具有多个存储体的半导体存储装置，所述存储体具有脉冲串传递方式，其中在预定的存储体中的多个数据位通过输入一单指令被连续地访问，所述半导体存储装置包括：用于接收指令输入的指令输入装置；用于选择相应于该指令的预定存储体的存储体选择装置；用于以所述存储体选择装置选择的存储体为目标进行脉冲串传递的脉冲串传递装置；以及指令输入禁止装置，用于在由所述脉冲串传递装置开始脉冲串传递的情况下，禁止指令输入装置接收输入的新指令。这使得即使在高速操作时也能实现稳定的操作。

此外，一种具有多个存储体的半导体存储装置，包括：一具有用于使所述多个存储体相互连接的n位宽度的总线；第一数据传递装置，用于通过利用所述n位宽度总线的一部分在第一数据传递装置和预定的存储体之间传递数据；以及第二数据传递装置，用于通过利用未被第一存储体使用的所有位或其中的一部分在第二数据传递装置和另一个存储体之间传递数据。这使得即使在脉冲串长度被设置为小于最大脉冲串长度的值的情况下，也能实现稳定的操作。

此外，一种信息处理系统，包括一具有脉冲串传递方式的多个存储体的半导体存储装置，其中在预定存储体中的多个数据位通过输入一单指令被连续地访问，所述装置包括：一用于接收指令输入的指令输入装置；一用于选择相应于该指令的预定存储体的存储体选择装置；一用于以所述存储体选择装置选择的存储体为目标进行脉冲串传递的脉冲串传递装置；以及一位于所述半导体存储装置外部的指令提供禁止装置，用于在由所述脉冲串传递装置开始脉冲串传递的情况下，禁止指令输入装置提供新的指令。这使得能够提供即使在高速操作时也能实现稳定操作的信息处理系统。

如前所述，按照本发明的一种具有脉冲串传递方式的半导体存储装置，在所述脉冲串传递方式中的多个数据位通过规定一个地址被连续地传递，所述装置包括：用于接收地址输入的地址输入装置；用于接收多个数据位输入的数据输入装置；脉冲串传递装置，用于进行经过数据输入装置对相应于经过地址输入装置输入的地址的一单元区域输入的多个数据位的脉冲串传递；脉冲串传递长度规定装置，用于接收由脉冲串传递装置规定的脉冲串长度；以及数据输入限定装置，用于在由所述脉冲串长度规定装置规定的脉冲串传递长度是“0”的情况下，限制从所述数据输入装置输入的数据。这使得在对半导体存储装置进行性能测试的情况下能够避免被写入的数据位的相互干扰。

此外，一种具有脉冲串传递方式的半导体存储装置，在脉冲串传递方式中的多个数据位通过规定一个地址被连续地传递，所述装置包括：用于接收该地址输入的地址输入装置；用于接收输入的多个数据位的数据输入装置；脉冲串传递装置，用于进行经过数据输入装置对于由经过地址输入装置输入的地址规定的一单元区域输入的多个数据位的脉冲串传递；脉冲串传递长度规定装置，用于接收由脉冲串传递装置规定的脉冲串长度；以及传递限定装置，用于在由脉冲串传递长度规定装置规定的脉冲串传递长度是“0”的情况下，限制脉冲串传递装置的传递。这使得能够写入一部分数据。

以上仅仅是对本发明的原理的说明。此外，由于本领域的技术人员容易作出各种改变和改型，所以本发明并不限于上述的精确的结构和应用，因而，所有的合适的改型和等同物都将落在所附权利要求限定的本发明的范围内。

Claims (2)

1.一种具有多个存储体的半导体存储装置，所述装置包括：

具有用于使所述多个存储体相互连接的n位宽度的总线；

第一数据传递装置，用于通过利用所述n位宽度总线的一部分在第一数据传递装置和预定的存储体之间传递数据；以及

第二数据传递装置，用于通过利用未被第一存储体使用的所有位或其中的一部分位在第二数据传递装置和另一个存储体之间传递数据。

2.如权利要求1所述的半导体存储装置，还包括一指令输入禁止装置，用于在由第一或第二数据传递装置开始数据传递的情况下，禁止输入新指令。

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