JP7087133B1 - 共有遅延回路を有する方法および記憶装置 - Google Patents

Abstract

【課題】メモリデバイスの性能を改善することができる共有遅延回路を有する方法及びメモリデバイスを提供する。【解決手段】メモリデバイスは、複数のメモリバンクとセンシング遅延回路２１０を含む。各メモリバンクは、行アクティブコマンドによりアクティブ化され、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍに基づいてセンシング動作を実行する。センシング遅延回路は、共有遅延回路２１２及び遅延経路制御回路２１４を含み、センシングイネーブル信号の開始を行アクティブコマンドのアサートからセンシング遅延期間だけ遅らせる。共有遅延回路は、メモリバンクに共有され、行アクティブコマンドのアサートに基づいて複数の遅延信号を生成する。遅延経路制御回路は、行アクティブコマンド及び複数の遅延信号に基づいて、共有遅延回路とメモリバンクとの間の電気経路を制御して、センシングイネーブル信号をメモリバンクに出力する。【選択図】図２

Description

本発明は、メモリデバイスに関するものであり、より詳しくは、共有遅延回路を有する方法およびメモリデバイスに関する。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスなどのメモリデバイスは、複数のメモリバンクを含み得る。メモリ動作では、センスアンプが行アクティブコマンドのアサートからセンシング量後に起動されてメモリバンクのセンス動作を実行する。メモリデバイスに含まれるすべてのメモリバンクに対する遅延量が同じであることが望ましい。

しかしながら、製造プロセス中の電子部品（例えば、トランジスタ、抵抗器、バイアスレベルノイズなど）の不整合のために、行アクティブコマンドのアサートから異なるメモリのセンスアンプの起動までの遅延量が相違する。メモリバンクの遅延量の相違は、メモリ動作（例えば、読み取り動作または書き込み動作）のエラー率の増加を引き起こし、それによりメモリデバイスの性能が低下する可能性がある。

近年、高品質のメモリデバイスに対する需要が増大しているので、メモリデバイスの性能を改善するための創造的な技術および設計が望まれている。

メモリデバイス内の電子部品の不整合は、メモリデバイスの性能の低下を引き起こす。

本発明は、メモリデバイスの性能を改善することができる方法およびメモリデバイスを提供する。

本発明の一実施形態では、メモリデバイスは、複数のメモリバンクとセンシング遅延回路を含む。複数のメモリバンクのそれぞれは、行アクティブコマンドによってアクティブ化され、複数のメモリバンクのそれぞれは、センスイネーブル信号に基づいてセンシング動作を実行するように構成される。センシング遅延回路は、センシングイネーブル信号の開始を行アクティブコマンドのアサートからセンシング遅延期間だけ遅らせるように構成される。センシング遅延回路は、共有遅延回路と遅延経路制御回路網を含む。共有遅延回路は、複数のメモリバンクに共有され、行アクティブコマンドのアサートに基づいて複数の遅延信号を生成するように構成される。遅延経路制御回路網は、共有遅延回路に結合され、行アクティブコマンドおよび複数の遅延信号に基づいて、共有遅延回路と複数のメモリバンクとの間の電気経路を制御して、センシングイネーブル信号をメモリバンクへ出力するように構成される。

本発明の一実施形態では、複数のメモリバンクとセンシング遅延回路を含むメモリデバイスに適合した方法である。この方法は、複数のメモリバンクの間でメモリバンクをアクティブ化するように構成された行アクティブコマンドを受信する動作と、センシング遅延回路によって、センシングイネーブル信号の開始を行アクティブコマンドのアサートからのセンシング遅延期間だけ遅延させる動作を含む。センシングイネーブル信号の開始を行アクティブコマンドのアサートからセンシング遅延期間だけ遅延させる動作は、センシング遅延回路の共有遅延回路によって、行アクティブコマンドのアサートに基づいて複数の遅延信号を生成する動作を含み、共有遅延回路は複数のメモリバンクに共有されている。さらに、行アクティブコマンドおよび複数の遅延信号に基づいて、共有遅延回路と複数のメモリバンクとの間の電気経路を制御して、センシングイネーブル信号をメモリバンクへ出力する動作を含む。

メモリデバイスのすべてのメモリバンクのセンシング遅延期間は、製造中の変動によるメモリデバイス内の電子部品の不整合またはオフセットに関係なく、実質的に同じになる。したがって、メモリデバイスのメモリバンクへのメモリ動作のエラー率が減少し、メモリデバイスの性能が改善される。

本発明の１つまたは複数の実施形態で提供される上記の特徴および利点をより解りやすくするために、図面を参照していくつかの実施形態を以下に詳細に説明する。

添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は、本発明の実施形態を例示し、詳細な説明とともに、本明細書に記載の原理の説明に役立つものである。

いくつかの実施形態によるメモリデバイスを示す概略図である。 いくつかの実施形態によるメモリデバイスのセンシング遅延回路を示す概略図である。 いくつかの実施形態によるメモリデバイスの遅延経路制御回路を示す概略図である。 いくつかの実施形態によるメモリデバイス内の信号を示す波形図である。 いくつかの実施形態によるメモリデバイス内の信号を示す波形図である。 図６Ａおよび図６Ｂはいくつかの実施形態によるメモリデバイスの方法のフローチャート図を示す。

ここで、添付の図面に例示されている本発明の好ましい実施形態を詳細に参照する。図面および詳細な説明においては、可能な限り、同じまたは類似の部品は同じ参照番号で示されている。

図１を参照すると、メモリデバイス１００は、センシング遅延回路１１０と、センシング遅延回路１１０に結合された複数のメモリバンクＢ０～Ｂｍとを含み、ここで、ｍは正の整数である。メモリバンクＢ０～Ｂｍのそれぞれは、メモリアレイＡＲＲおよびセンスアンプＳＡを含み得る。メモリアレイＡＲＲは、複数のビットラインおよびワードラインに結合された複数のメモリセル（図示せず）を含み得る。センスアンプＳＡは、センシングイネーブル信号に基づいて、メモリアレイＡＲＲのメモリセルに対してセンシング動作を実行するように構成される。メモリセルへの読み取り動作または書き込み動作などのメモリ動作は、メモリアレイＡＲＲのメモリセルに結合されたビットラインおよびワードラインを介して実行され得る。いくつかの実施形態では、メモリバンクＢ０～Ｂｍのセンスアンプをそれぞれ有効にするセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍは、センシング遅延回路１１０から受信される。いくつかの実施形態では、メモリ動作は、メモリバンクＢ０～Ｂｍ内で独立して実行され得る。例えば、書き込み動作がメモリバンクＢ１で実行されている間に、読み取り動作がメモリバンクＢ０で実行され得る。いくつかの実施形態では、アレイＡＲＲ内のメモリセルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルであるが、本発明はそれに限定されない。

いくつかの実施形態では、特定のメモリバンクへの読み取り動作または書き込み動作などのメモリ動作を実行するために、センスアンプＳＡを起動する前に、行アクティブコマンドがアサートされて特定のメモリバンク内の行を開く。行アクティブコマンドがアサートされると、特定のメモリバンク内のセルデータが、メモリセルとビットラインとの間の電荷共有によってセンスアンプＳＡに結合されたビットラインに転送される。行アクティブコマンドのアサートからセンシング遅延期間後に、センスアンプＳＡがセンシングイネーブル信号によって有効にされてビットライン内のデータをセンシングし増幅する。センスアンプ１３０の起動が早すぎると、セルデータがセンスアンプ１３０に完全に転送されない。センスアンプ１３０の起動が遅すぎると、センスアンプ１３０は、メモリ動作のためにセルデータを完全に増幅するのに十分な時間がない。したがって、センシング遅延期間は、メモリデバイス１００の適切な動作のために正確でなければならない。さらに、メモリデバイス１００の性能を改善するためには、メモリデバイス１００のすべてのメモリバンクに対して同じセンシング遅延期間が望ましい。

いくつかの実施形態では、センシング遅延回路１１０は、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍおよびプリチャージ信号ＰＣＧ＿Ｂ０～ＰＣＧ＿Ｂｍを受信し、メモリバンクＢ０～Ｂｍのセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍを出力するように構成される。メモリバンクＢ０～Ｂｍのセンシング遅延期間は実質的に同じである。特定のメモリバンクのセンシング遅延期間は、特定のメモリバンクの行アクティブコマンドのアサートから特定のメモリバンクのセンスアンプＳＡの開始までの期間である。

いくつかの実施形態では、センシング遅延回路１１０は、共有遅延回路１１２および遅延経路制御回路網１１４を含む。共有遅延回路１１２は、すべてのメモリバンクＢ０～Ｂｍに共有され、センスアンプＳＡの起動を行アクティブコマンドのアサートからセンシング遅延期間だけ遅延させるように構成される。共有遅延回路１１２は、メモリバンクＢ０～Ｂｍの特定のメモリバンクの行アクティブコマンドを受信し、その行アクティブコマンドに基づいて少なくとも１つの遅延信号を生成し得る。共有遅延回路１１２によって生成される少なくとも１つの遅延信号は、遅延経路制御回路網１１４に提供される。遅延経路制御回路網１１４は、共有遅延回路１１２とメモリバンクＢ１～Ｂｍとの間の電気経路を制御するように構成される。いくつかの実施形態では、遅延経路制御回路網１１４は、共有遅延回路１１２とメモリバンクＢ０～Ｂｍとの間の電気経路を選択的に有効または無効にすることができ、それによって、所望のセンシング遅延期間を有するセンシングイネーブル信号をメモリバンクＢ０～Ｂｍに提供することができる。いくつかの実施形態では、共有遅延回路１１２と遅延経路制御回路網１１４の両方が、すべてのメモリバンクＢ０～Ｂｍに共有される。

いくつかの実施形態では、メモリバンクＢ０～ＢｍのセンスアンプＳＡは、それぞれ、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍに従って動作する。例えば、センスアンプＳＡは、センシングイネーブル信号が第１の論理状態（例えば、論理状態１）を有するときにアクティブ化され、センシングイネーブル信号が第２の論理状態（例えば、論理状態０）を有するときにデアクティブ化される。センスアンプＳＡの起動は、センシングイネーブル信号の論理状態が第２の論理状態から第１の論理状態に変化するタイミングに対応する。本発明は、特定の構造または設計のセンスアンプＳＡに限定されない。いくつかの実施形態では、メモリデバイス１００は、追加の回路、コントローラ（図示せず）、行デコーダ（図示せず）、列デコーダ（図示せず）、読み取りおよび書き込み回路（図示せず）、入力／出力回路（図示せず）、またはメモリデバイス１００の適切な動作に必要な他の回路を含み得る。

図２は、いくつかの実施形態による、センシング遅延回路２１０の概略図を示す。いくつかの実施形態では、図２のセンシング遅延回路２１０は、図１に示すセンシング遅延回路１１０である。センシング遅延回路２１０は、共有遅延回路２１２および遅延経路制御回路網２１４、複数のラッチＬ０～Ｌｍおよび論理回路２１１、２１３およびＸ０～Ｘｍを含み得る。論理回路２１１は、それぞれメモリバンクＢ０～Ｂｍをアクティブ化するための複数の行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍを受信し得る。論理回路２１１は、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍに対して論理演算を実行して信号２１１１を生成するように構成される。信号２１１１は、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの少なくとも１つがアサートされているかどうかを示し得る。例えば、信号２１１１は、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの少なくとも１つがアサートされるとき、第１の論理状態（例えば、論理状態０）を有し得、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍのいずれもアサートされていないとき、第２の論理状態（例えば、論理状態１）を有し得る。いくつかの実施形態では、論理回路２１１は、信号２１１１を生成するために、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍに対してＮＯＲ論理演算を実行するように構成されたＮＯＲ論理回路である。

いくつかの実施形態では、論理回路２１３は、論理回路２１１に結合されて信号２１１１を受信し、信号２１１１に対して論理演算を実行して信号２３１３を生成し、共有遅延回路２１２に出力するように構成される。論理回路２１３は、信号２１１１を反転して信号２１３１を生成するように構成されたＮＯＴ論理回路であり得る。いくつかの実施形態では、論理回路２１１によって出力される信号２１１１は、論理回路２１３を介さずに直接共有遅延回路２１２に出力される。

いくつかの実施形態では、共有遅延回路２１２は、遅延チェーンを形成するように直列に結合された複数の遅延ユニット２１２＿０～２１２＿ｎ－１を含み、ここで、ｎは正の整数である。 ｎの数は、遅延ユニット２１２＿０～２１２＿ｎ－１のそれぞれの仕様およびセンシング遅延期間の所望の長さに基づいて決定され得る。共有遅延回路２１２は、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍの開始を行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍのアサートからセンシング遅延期間だけ遅延させるように構成される。いくつかの実施形態では、共有遅延回路２１２は、すべてのメモリバンクＢ０～Ｂｍに共有され、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍのセンシング遅延期間は実質的に同じである。例えば、行アクティブコマンドＡＴＶ＿Ｂ０のアサートとセンシングイネーブル信号ＳＥ＿Ｂ０の開始との間のセンシング遅延期間は、行アクティブコマンドＡＴＶ＿Ｂｍのアサートとセンシングイネーブル信号ＳＥ_Ｂｍの開始との間のセンシング遅延期間と実質的に同じである。

いくつかの実施形態では、遅延ユニット２１２＿０～２１２＿ｎ－１のそれぞれは、入力端子ＩＮおよび出力端子ＯＵＴを含み、入力端子ＩＮの信号を遅延期間だけ遅延させて出力端子ＯＵＴに発生させるように構成される。例えば、遅延ユニット２１２＿０は、信号２１３１を遅延期間だけ遅延させて遅延信号Ｔｉｍｉｎｇ＿Ｄ１を生成するように構成され、遅延ユニット２１２＿１は、信号Ｔｉｍｉｎｇ-＿Ｄ１を遅延期間だけ遅延させて遅延信号Ｔｉｍｉｎｇ＿Ｄ２を生成するように構成され、遅延ユニット２１２＿ｎ－１は、遅延ユニット２１２＿ｎ－１に入力された信号を遅延させて遅延信号Ｔｉｍｉｎｇ＿Ｄｎを生成するように構成されている。遅延ユニット２１２_０～２１２_ｎ－１は直列に結合されているため、行アクティブコマンドのアサートからの遅延信号Ｔｉｍｉｎｇ＿Ｄｎの遅延量は、すべての遅延ユニット２１２_０～２１２_ｎ－１の遅延期間の合計により決定される。いくつかの実施形態では、行アクティブコマンドのアサートと各対応するセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍの開始との間のセンシング遅延期間は、すべての遅延ユニット２１２＿０～２１２＿ｎ－１からの遅延期間の合計により決定される。

いくつかの実施形態では、遅延経路制御回路網２１４は、共有遅延回路２１２とメモリバンクＢ０からＢｍとの間の電気経路を制御するように構成される。いくつかの実施形態では、遅延経路制御回路網２１４は、共有遅延回路２１２からターゲットメモリバンクへの電気経路を有効にし、共有遅延回路２１２から他のメモリバンクへの電気経路を無効にすることができる。いくつかの実施形態では、遅延経路制御回路網２１４は、複数の遅延経路制御回路２１４_０_０～２１４_ｍ_ｎ－１を含み、ここで、mおよびnは正の整数である。遅延経路制御回路２１４は、遅延経路制御回路２１４_０_０～２１４_ｍ_ｎ－１を選択的に有効および無効にして、共有遅延回路２１２とメモリバンクＢ０～Ｂｍとの間の電気経路を制御することができる。

いくつかの実施形態では、遅延経路制御回路２１４_０_０～２１４_ｍ_ｎ－１のそれぞれは、複数の入力端子と１つの出力端子ＤＬＹ＿ＯＵＴを含む。入力端子は、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの１つを受信するように構成されたイネーブル入力端子ＥＮ、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの他のものを受信するように構成された入力端子ＤＩＳ０～ＤＩＳｍ、および共有遅延回路２１２から遅延信号Ｔｉｍｉｎｇ＿Ｄ１～Ｔｉｍｉｎｇ＿Ｄｎの１つを受信するように構成された遅延入力端末ＤＬＹ＿ＩＮを含み得る。遅延パス制御回路２１４_０_０～２１４_ｍ_ｎ－１のそれぞれは、イネーブル入力端子ＥＮに入力される行アクティブコマンドＡＴＶ_Ｂ０～ＡＴＶ_Ｂｍのそれぞれによって有効または無効にされる。遅延経路制御回路２１４_０_０～２１４_ｍ_ｎ－１のうちの特定の遅延経路制御回路が有効にされると、遅延入力端子ＤＬＹ_ＩＮに入力された遅延信号が特定の遅延経路制御回路の出力端子ＤＬＹ_ＯＵＴに出力される。

いくつかの実施形態では、遅延経路制御回路２１４_０_０～２１４_ｍ_ｎ－１は、遅延経路制御回路の複数のグループに分割され、グループのそれぞれは、メモリバンクＢ０～Ｂｍの1つに対応する。例えば、遅延経路制御回路のグループ２１４_０_０から２１４_０_ｎ－１は、メモリバンクＢ０に対応し、メモリバンクＢ０への電気経路を有効または無効にするように構成されている。遅延経路制御回路のグループ２１４_ｍ_０～２１４_ｍ_ｎ－１はメモリバンクＢｍに対応し、メモリバンクＢｍへの電気経路を有効または無効にするように構成されている。いくつかの実施形態では、ターゲットメモリバンクに対応する遅延経路制御回路のグループが有効にされ、他のグループが無効にされる。例えば、行アクティブコマンドＡＴＶ＿Ｂ０がセンシング遅延回路２１０に対してアサートされると、遅延経路制御回路２１４＿０＿０～２１４＿０＿ｎ－１のグループが順次有効化されて、センシングイネーブル信号ＳＥ＿Ｂ０を生成し、遅延経路制御回路の他のグループが無効化される。行アクティブコマンドＡＴＶ_Ｂ０が遅延経路制御回路２１４_０_０のイネーブル入力端子ＥＮに対してアサートされると、行アクティブコマンドＡＴＶ_Ｂ０は最初に遅延パス制御回路２１４_０_０を有効化し、次に遅延経路制御回路２１４_０_０の出力端子ＤＬＹ_ＯＵＴが遅延経路制御回路２１４_０_１を有効化する。同様に、遅延経路制御回路２１４_０＿２～２１４＿０＿ｎ－１が順次有効化されて、センシングイネーブル信号ＳＥ＿Ｂ０を生成する。換言すれば、共有遅延回路２１２とメモリバンクＢ０との間の電気経路は有効化されるが、共有遅延回路２１２と他のメモリバンクＢ１からＢｍとの間の電気経路は無効化される。このようにして、メモリバンクＢ０のセンシングイネーブル信号ＳＥ＿Ｂ０が生成され、センシングイネーブル信号ＳＥ＿Ｂ０の開始は、行アクティブコマンドＡＴＶ＿Ｂ０のアサートからセンシング遅延期間だけ遅延される。さらに、同じ共有遅延回路２１２がセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍを生成するために使用されるので、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍのアサートからセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍの開始までのセンシング遅延期間は、センシング遅延回路２１０に存在するオフセットまたはミスマッチに関係なく同じになる。

いくつかの実施形態では、複数のラッチＬ０～Ｌｍが遅延経路制御回路網２１４と論理回路Ｘ０～Ｘｍ（例えば、ＮＯＴ論理回路）との間に結合され、ラッチ動作を実行してラッチ信号を生成するように構成される。これらのラッチ信号は論理回路Ｘ０～Ｘｍに提供され、これらの論理回路はラッチ信号に対して論理演算を実行して、それぞれセンシングイネーブル信号ＳＥ＿Ｂ０からＳＥ＿Ｂｍを出力するように構成され得る。いくつかの代替の実施形態では、ラッチＬ０～Ｌｍによって出力されるラッチ信号は、センスアンプ１３０を有効化するためのセンシングイネーブル信号として使用される。言い換えれば、論理回路Ｘ０～Ｘｍをセンシング遅延回路２１０に含めることは任意である。ラッチＬ０～Ｌｍのそれぞれは、信号ＡＴＶ＿Ｂ０＿Ｄｎ～ＡＴＶ＿Ｂｍ＿Ｄｎの１つおよびプリチャージ信号ＰＣＧ＿Ｂ０～ＰＣＧ＿Ｂｍの１つを受信し、受信した信号に基づいてラッチ動作を実行してセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍの１つを生成することができる。例えば、ラッチＬ０は、遅延経路制御回路２１４＿０＿ｎ－１から受信した信号ＡＴＶ＿Ｂ０＿Ｄｎとプリチャージ信号ＰＣＧ＿Ｂ０に基づいてラッチ動作を実行してセンシングイネーブル信号ＳＥ＿Ｂ０を生成するように構成される。いくつかの実施形態では、ラッチＬ０～Ｌｍのそれぞれは、論理回路ＮＯＲ１およびＮＯＲ２を含み、論理回路ＮＯＲ１は、論理回路ＮＯＲ２の出力およびＰＣＧ＿Ｂ０～ＰＣＧ＿Ｂｍの１つを受信するように結合される。論理回路ＮＯＲ２は、論理回路ＮＯＲ１の出力および信号ＡＴＶ＿Ｂ０＿Ｄｎ～ＡＴＶ＿Ｂｍ＿Ｄｎの１つを受信するように結合される。

いくつかの実施形態では、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍは、信号ＡＴＶ＿Ｂ０＿Ｄｎ～ＡＴＶ＿Ｂｍ＿Ｄｎのアサート時にアクティブ化され、プリチャージ信号ＰＣＧ＿Ｂ０～ＰＣＧ＿Ｂｍのアサート時にデアクティブ化される。例えば、ラッチＬ０は、信号ＡＴＶ＿Ｂ０＿ＤｎがラッチＬ０に対してアサートされると、センシングイネーブル信号ＳＥ＿Ｂ０をアクティブにし、プリチャージ信号ＰＣＧ＿Ｂ０がアサートされると、センシングイネーブル信号ＳＥ＿Ｂ０を非アクティブにするように構成される。いくつかの実施形態では、ラッチＬ０～Ｌｍは、それぞれ論理回路Ｘ０～Ｘｍ（例えば、ＮＯＴ論理回路）に結合され、論理動作（例えば、ＮＯＴ動作）を実行して、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍを生成するように構成される。このように、メモリバンクＢ０～Ｂｍのセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍはセンシング延回路２１０によって生成され、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍのアサートからセンシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍの開始までのセンシング遅延期間は実質的に同じである。

図３は、図２に示される遅延経路制御回路網２１４の遅延経路制御回路２１４＿０＿０～２１４＿ｍ＿ｎ－１のいずれか1つであり得る遅延経路制御回路２１４＿ｘの概略図を示す。遅延経路制御回路２１４＿ｘは、NOR論理回路２１４１、トランジスタＭ１、Ｍ２、バッファ２１４３、ＮＡＮＤ論理回路２１４５、およびNOT論理回路２１４７を含み得る。いくつかの実施形態では、トランジスタＭ１は、基準ノードＧＮＤとトランジスタＭ１およびＭ２間の接続ノードＮｄとの間に結合される。トランジスタＭ１の制御端子は、遅延経路制御回路２１０＿ｘのイネーブル入力端子ＥＮに結合され、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの１つを受信するように構成される。トランジスタＭ１は、イネーブル入力端子ＥＮの行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの１つがアサートされると、基準ノードＧＮＤを接続ノードＮｄに電気的に接続するように構成される。

いくつかの実施形態では、ＮＯＲ論理回路２１４１は、遅延経路制御回路２１０＿ｘの入力端子ＤＩＳ０～ＤＩＳｍに結合され、行アクティブコマンドＡＴＶ＿Ｂ０～ＡＴＶ＿Ｂｍの他のものおよびメモリバンクＢ０～Ｂｍの１つに対応するプリチャージ信号（自バンクプリチャージ信号とも呼ばれる）を受信する。ＮＯＲ論理回路２１４１は、入力端子ＤＩＳ０～ＤＩＳｍの信号に対してＮＯＲ論理動作を実行して出力信号を生成し、その出力信号をトランジスタＭ２のゲート端子に提供するように構成されている。トランジスタＭ２は基準ノードＶＤＤと接続ノードＮｄとの間に結合され、ＮＯＲ論理回路２１４１からの出力信号がアサートされたときに、基準ノードＶＤＤを接続ノードＮｄに電気的に接続するように構成される。したがって、接続ノードＮｄは、イネーブル入力端子ＥＮの信号がアサートされるときに基準ノードＧＮＤに電気的に結合され、入力端子ＤＩＳ０～ＤＩＳｍの信号のいずれかがアサートされるときに基準ノードＶＤＤに電気的に結合される。

いくつかの実施形態では、バッファ２１４３は、ＮＯＴ論理回路２１４３ａおよび２１４３ｂを含み、ここで、ＮＯＴ論理回路２１４３ａの入力は、ＮＯＴ論理回路２１４３ｂの出力であり、ＮＯＴ論理回路２１４３ｂの入力は、 NOT論理回路２１４３ａの出力である。バッファ２１４３は、接続ノードＮｄとＮＡＮＤ２１４５の入力端子との間に結合され得る。いくつかの実施形態では、ＮＡＤ論理回路２１４５の入力端子は、遅延経路制御回路２１４＿ｘの遅延入力端子ＤＬＹ＿ＩＮとバッファ２１４３とに結合され、ＮＡＮＤ論理回路２１４５は、受信信号に対してＮＡＮＤ論理演算を実行して信号ＤＬＹ＿Ｓ１を生成するように構成される。遅延入力端子ＤＬＹ＿ＩＮの信号は、共有遅延回路（例えば、図２の共有遅延回路２１２）から受信される遅延信号Ｔｉｍｉｎｇ＿Ｄ１～Ｔｉｍｉｎｇ＿Ｄｎの１つである。ＮＡＮＤ論理回路２１４５は、遅延経路制御回路２１４＿Ｘのイネーブル入力端子ＥＮの信号がアサートされるときに、信号ＤＬＹ＿Ｓ１をアクティブ化し、入力端子ＤＩＳ０～ＤＩＳｍの信号のいずれかがアサートされるときに、信号ＤＬＹ＿Ｓ１をデアクティブ化するように構成される。このようにして、遅延経路制御回路２１０＿ｘは、共有遅延回路（例えば、図２の共有遅延回路２１２）とメモリバンクＢ０～Ｂｍとの間の電気経路を制御することができる。いくつかの実施形態では、ＮＯＴ論理回路２１４７は、ＮＡＮＤ論理回路２１４５によって出力される信号ＤＬＹ＿Ｓ１に対してＮＯＴ論理演算を実行して、遅延経路制御回路２１４＿ｘの出力端子ＤＬＹ＿ＯＵＴに信号を生成するように構成される。いくつかの実施形態では、遅延経路制御回路２１４＿ｘの出力端子DLY_OUTのその信号は、イネーブル入力端子ＥＮの信号のアサートから遅延期間だけ遅延されている。

図４は、いくつかの実施形態による、センシングイネーブル信号ＳＥ＿Ｂ０を生成するときのセンシング遅延回路（例えば、図２のセンシング遅延回路２１０）における信号の例示的な波形を示す。図２および図４を参照すると、タイミングｔ０１において、パルスＰ１＿０を有する行アクティブコマンドＡＴＶ＿Ｂ０が、メモリデバイス（例えば、図１のメモリデバイス１００）のメモリバンクＢ０をアクティブ化するために、センシング遅延回路２１０に対してアサートされる。タイミングｔ０２において、遅延ユニット２１２＿０から出力された遅延信号Ｔｉｍｉｎｇ＿Ｄ１のパルスＰ２＿０が、遅延経路制御回路２１４＿０＿０および遅延ユニット２１２＿１に対してアサートされる。遅延経路制御回路２１４＿０＿０は、パルスＰ３＿０を有する信号ＡＴＶ＿Ｂ０＿Ｄ１を生成するように構成され、遅延ユニット２１２＿１は、遅延信号Ｔｉｍｉｎｇ＿Ｄ１に基づいてパルスＰ４＿０を有する遅延信号Ｔｉｍｉｎｇ＿Ｄ２を生成するように構成されている。タイミングｔ０１とｔ０２との間の時間は、遅延ユニット２１２＿０を通過する信号の遅延期間である。信号ＡＴＶ＿Ｂ０＿Ｄ１は、行アクティブコマンドＡＴＶ＿Ｂ０から、遅延ユニット２１２＿０の遅延期間だけ遅延されている。

タイミングｔ０３において、パルスＰ４＿０を有する遅延信号Ｔｉｍｉｎｇ＿Ｄ２が、遅延ユニット２１２＿１から遅延経路制御回路２１４＿０＿１および遅延ユニット２１２＿２（図示せず）に出力される。遅延経路制御回路２１４＿０＿１は、パルスＰ５＿０を有する信号ＡＴＶ＿Ｂ０＿Ｄ２を生成するように構成されている。タイミングｔ０２とｔ０３との間の期間は、遅延ユニット２１２＿１を通過する信号の遅延期間であり、信号ＡＴＶ＿Ｂ０＿Ｄ２は、信号ＡＴＶ＿Ｂ０＿Ｄ１から、遅延ユニット２１２＿１の遅延期間だけ遅延される。

同様に、パルスＰ６＿０を有する信号ＡＴＶ＿Ｂ０＿Ｄｎがタイミングｔ０４において遅延経路制御回路２１０＿０＿ｎ－１から出力され、パルスＰ７＿０を有するセンシングイネーブル信号ＳＥ＿Ｂ０がタイミングｔ５において開始される。タイミングｔ１とｔ５の間の期間は、行アクティブコマンドＡＴＶ＿Ｂ０のアサートからセンシングイネーブル信号ＳＥ＿Ｂ０の開始までのセンシング遅延期間ＴＤ０である。タイミングｔ６において、センシングイネーブル信号ＳＥ＿Ｂ０が、パルスＰ８＿０を有するプリチャージ信号ＰＣＧ＿Ｂ０のアサートによりデアクティブ化される。このようにして、センシング遅延回路２１０は、メモリバンクＢ０のセンシング遅延信号ＳＥ＿Ｂ０を生成することができ、センシング遅延信号ＳＥ＿Ｂ０の開始は、行アクティブコマンドＡＴＶ＿Ｂ０のアサートから、センシング遅延期間ＴＤ０だけ遅延される。

図５は、いくつかの実施形態による、センシングイネーブル信号ＳＥ＿Ｂ０およびＳＥ＿Ｂ１を生成するときのセンシング遅延回路（例えば、図２のセンシング遅延回路２１０）における信号の例示的な波形を示す。図２および図５を参照すると、メモリバンクＢ０およびＢ１をアクティブ化するための行アクティブコマンドＡＴＶ＿Ｂ０およびＡＴＶ＿Ｂ１が、それぞれタイミングｔ０１およびｔ１１でアサートされる。タイミングｔ０１とｔ１１の間の期間は、メモリデバイスの適切な動作を保証するために、メモリデバイスのアクティブからアクティブの最小コマンド期間（ＴＲＲＤ）を満たす必要がある。行アクティブコマンドＡＴＶ＿Ｂ０およびＡＴＶ＿Ｂ１のアサートに応答して、共有遅延回路２１２は、センシングイネーブル信号ＳＥ＿Ｂ０およびＳＥ＿Ｂ１の両方を生成するための遅延信号Ｔｉｍｉｎｇ＿Ｄ１～Ｔｉｍｉｎｇ＿Ｄｎを生成する。例えば、遅延信号Ｔｉｍｉｎｇ＿Ｄ１は、センシングイネーブル信号ＳＥ＿Ｂ０を生成するためのパルスＰ２＿０と、センシングイネーブル信号ＳＥ＿Ｂ１を生成するためのパルスＰ２＿１を含む。同様に、遅延信号Ｔｉｍｉｎｇ＿Ｄ２は、センシングイネーブル信号ＳＥ＿Ｂ０を生成するためのパルスＰ４＿０と、センシングイネーブル信号ＳＥ＿Ｂ１を生成するためのパルスＰ４＿１を含む。

いくつかの実施形態では、遅延ユニット２１２＿０～２１２＿ｎ－１のそれぞれを通過する信号が遅延期間だけ遅延され、遅延ユニット２１２＿０～２１２＿ｎ－１に入力される複数の行アクティブコマンドの衝突を回避するために、遅延期間の長さはＴＲＲＤの長さよりも短い。いくつかの実施形態では、遅延経路制御回路網２１４は、遅延信号Ｔｉｍｉｎｇ＿Ｄ１～Ｔｉｍｉｎｇ＿Ｄｎに基づいて、信号ＡＴＶ＿Ｂ０＿Ｄ１～ＡＴＶ＿Ｂ０＿ＤｎにパルスＰ３＿０、Ｐ５＿０、およびＰ６＿０を生成するように構成される。同様に、遅延経路制御回路網２１４は、遅延信号Ｔｉｍｉｎｇ＿Ｄ１～Ｔｉｍｉｎｇ＿Ｄｎに基づいて、信号ＡＴＶ＿Ｂ１＿Ｄ１～ＡＴＶ＿Ｂ１＿ＤｎにパルスＰ３＿１、Ｐ５＿１、およびＰ６＿１を生成するように構成される。信号ＡＴＶ＿Ｂ０＿Ｄ１～ＡＴＶ＿Ｂ０＿Ｄｎは、メモリバンクＢ０のセンシングイネーブル信号ＳＥ＿Ｂ０を生成するためのものであり、信号ＡＴＶ＿Ｂ１＿Ｄ１～ＡＴＶ＿Ｂ１＿Ｄｎは、メモリバンクＢ１のセンシングイネーブル信号ＳＥ＿Ｂ１を生成するためのものである。信号ＡＴＶ＿Ｂ０＿ＤｎおよびＡＴＶ＿Ｂ１＿ＤｎのパルスＰ６＿０およびＰ６＿１は、それぞれタイミングｔ０５およびｔ１５でパルスＰ７＿０およびＰ７＿１の開始をトリガーする。言い換えると、信号ＡＴＶ＿Ｂ０＿ＤｎおよびＡＴＶ＿Ｂ１＿ＤｎのパルスＰ６＿０およびＰ６＿１は、それぞれセンシングイネーブル信号ＳＥ＿Ｂ０およびＳＥ＿Ｂ１の開始をトリガーする。センシングイネーブル信号ＳＥ＿Ｂ０およびＳＥ＿Ｂ１のパルスＰ７＿０およびＰ７＿１は、それぞれタイミングｔ０６およびｔ１６で終了する。

いくつかの実施形態では、タイミングｔ０１での行アクティブコマンドＡＴＶ＿Ｂ０のアサートからタイミングｔ０５でのセンシングイネーブル信号ＳＥ＿Ｂ０の開始までのセンシング遅延期間ＴＤ０は、タイミングｔ１１での行アクティブコマンドＡＴＶ＿Ｂ１のアサートからタイミングｔ１５でのセンシングイネーブル信号ＳＥ＿Ｂ１の開始までのセンシング遅延期間ＴＤ１と実質的に同じである。

図６Ａおよび図６Ｂは、メモリデバイスに適した遅延イネーブル信号を生成するための方法のフローチャート図を示し、いくつかの実施形態によれば、センシング遅延信号の開始が行アクティブコマンドのアサートからセンシング遅延期間だけ遅延される。動作Ｓ６１０において、複数のメモリバンクのうちの１つのメモリバンクをアクティブ化するように構成された行アクティブコマンドが受信される。動作Ｓ６２０において、メモリデバイスのセンシング遅延回路によって、センシングイネーブル信号の開始が行アクティブコマンドのアサートからセンシング遅延期間だけ遅延される。動作Ｓ６２０は、サブ動作Ｓ６２１およびＳ６２３を含み得る。サブ動作Ｓ６２１において、センシング遅延回路の共有遅延回路によって、行アクティブコマンドのアサートに基づいて、複数の遅延信号が生成され、共有遅延回路は複数のメモリバンクに共有されている。動作Ｓ６２３において、共有遅延回路と複数のメモリバンクとの間の電気経路が行アクティブコマンドおよび複数の遅延信号に基づいて制御されてセンシングイネーブル信号をメモリバンクに出力する。

上記の実施形態によれば、共有遅延経路回路と遅延経路制御回路網を含むセンシング遅延回路を含むメモリデバイスが提示されている。共有遅延経路回路がメモリデバイス内のすべてのメモリバンクで共有され、センシング遅延回路が特定のメモリバンクのセンシングイネーブル信号の開始を特定のメモリバンクの行アクティブコマンドのアサートからセンシング遅延期間だけ遅延するように構成されている。このように、メモリデバイスのすべてのメモリバンクのセンシング遅延期間は、製造中の変動によるメモリデバイス内の電子部品の不一致またはオフセットに関係なく、実質的に同じになる。言い換えれば、メモリデバイスに含まれるすべてのメモリバンクに対して同じセンシング遅延期間が達成される。したがって、メモリデバイスのメモリバンクの読み取り動作または書き込み動作などのメモリ動作のエラー率が低減され、メモリデバイスの性能が向上する。

本発明の範囲または精神から逸脱することなく、開示された実施形態に対して様々な修正および変形を行うことができることは、当業者に明らかであろう。以上を考慮すると、本発明は、本発明の様々な変更や変形が後記の請求項及びそれらの同等物の範囲に含まれるならば、それらの変更や変形をその範囲に含むことを意図している。

本発明は、メモリデバイスおよびその動作方法に適用することができる。

１００：メモリデバイス
１１０、２１０：センシング遅延回路
１１２、２１２：共有遅延回路
１１４、２１４：遅延経路制御回路
１３０：センスアンプ
２１１、２１３：論理回路
２１４＿０＿０～２１４＿ｍ＿ｎ－１：遅延パス制御回路
Ｌ０～Ｌｍ：ラッチ
Ｘ０～Ｘｍ：論理回路
２１２＿０～２１２＿ｎ－１：遅延ユニット

Claims (15)

1. 複数のメモリバンクと、センシング遅延回路とを備え、
   前記複数のメモリバンクのそれぞれは、行アクティブコマンドによってアクティブ化され、前記複数のメモリバンクのそれぞれは、センシングイネーブル信号に基づいてセンシング動作を実行するように構成され、
   前記センシング遅延回路は、前記センシングイネーブル信号の開始を前記行アクティブコマンドのアサートからセンシング遅延期間だけ遅延させるように構成され、前記センシング遅延回路は、
   前記複数のメモリバンクに共有され、前記行アクティブコマンドのアサートに基づいて複数の遅延信号を生成するように構成され、前記複数の遅延信号を生成するように構成された複数の遅延ユニットを含み、前記複数の遅延ユニットのそれぞれは、前記センシングイネーブル信号の開始を遅延期間だけ遅延させるように構成された共有遅延回路と、
   前記共有遅延回路に結合され、前記行アクティブコマンドと前記複数の遅延信号に基づいて前記共有遅延回路と前記複数のメモリバンクとの間の電気経路を制御して、前記センシングイネーブル信号を前記メモリバンクに出力するように構成された遅延経路制御回路網と、
   を備え、
   前記複数のメモリバンクは、第１の行アクティブコマンドおよび第２の行アクティブコマンドによってそれぞれアクティブ化される第１のメモリバンクおよび第２のメモリバンクを含み、
   前記複数の遅延ユニットのそれぞれの遅延期間は、前記メモリデバイスのアクティブからアクティブへの最小コマンド期間よりも短く、前記アクティブからアクティブへの最小コマンド期間は、前記第１の行アクティブコマンドのアサートと前記第２の行アクティブコマンドのアサートとの間の最小期間である、メモリデバイス。
2. 前記行アクティブコマンドのアサートからセンシングイネーブル信号の開始までの前記センシング遅延期間は、前記複数の遅延ユニットの遅延期間の合計に基づいて決定される、請求項１に記載のメモリデバイス。
3. 前記第１のメモリバンクおよび前記第２のメモリバンクは、第１のセンシングイネーブル信号および第２のセンシングイネーブル信号に基づいてセンシング動作を実行するように構成され、
   前記第１の行アクティブコマンドのアサートから前記第１のセンシングイネーブル信号の開始までの第１のセンシング遅延期間は、前記第２の行アクティブコマンドのアサートから前記第２のセンシングイネーブル信号の開始までの第２のセンシング遅延期間と同じである、請求項２に記載のメモリデバイス。
4. 前記複数のメモリバンクは複数の行アクティブコマンドによってアクティブ化され、
   前記遅延経路制御回路網は複数の遅延経路制御回路を含み、前記複数の遅延経路制御回路のそれぞれは、
   前記複数の行アクティブコマンドのうちの１つを受信するように構成されたイネーブル入力端子と、
   前記複数の行アクティブコマンドの他のものおよび前記複数のメモリバンクのうちの１つのプリチャージ信号を受信するように構成された複数の第１の入力端子と、
   前記共有遅延回路の複数の遅延ユニットのうちの１つに結合され、前記複数の遅延ユニットのうちの１つにより出力される遅延信号を受信するように構成された、第２の入力端子と、
   前記複数の行アクティブコマンドのうちの１つと前記遅延信号とに基づいて遅延行アクティブコマンドを出力するように構成された出力端子と、
   を備える、請求項３に記載のメモリデバイス。
5. 前記複数の遅延経路制御回路のそれぞれは、
   前記複数の行アクティブコマンドのうちの１つを受信する前記イネーブル入力端子に結合された制御端子を備える第１のトランジスタと、
   前記複数の第１の入力端子に結合され、前記複数の行アクティブコマンドの他のものに対して第１の論理演算を実行して第１の論理信号を生成するように構成された第１の論理回路と、
   前記第１の論理回路に結合され、前記第１の論理回路から出力される前記第１の論理信号を受信する制御端子を含み、接続ノードを介して前記第１のトランジスタに結合された第２のトランジスタと、
   前記第２の入力端子に結合され、前記第２の入力端子からの遅延信号および前記接続ノードの信号に対して第２の論理演算を実行して第２の論理信号を生成する第２の論理回路と、
   前記第２の論理回路に結合され、前記第２の論理信号に対して第３の論理演算を実行して前記遅延行アクティブコマンドを生成するように構成された第３の論理回路と、
   を備える、請求項４に記載のメモリデバイス。
6. 前記第１の論理回路はＮＯＲ論理回路であり、前記第２の論理回路はＮＡＤ論理回路であり、前記第３の論理回路はＮＯＴ論理回路である、請求項５に記載のメモリデバイス。
7. 前記複数の遅延経路制御回路は、第１の遅延経路制御回路と第２の遅延経路制御回路を含み、
   前記第１の遅延経路制御回路の出力端子は、前記第２の遅延経路制御回路のイネーブル入力端子に結合され、前記第２の遅延経路制御回路は、前記第１の遅延経路制御回路によって出力される前記遅延行アクティブコマンドに従って有効または無効にされる、請求項４に記載のメモリデバイス。
8. 前記複数の遅延経路制御回路は、
   前記第１の行アクティブコマンドに従って、前記共有遅延回路と前記第１のメモリバンクとの間の電気経路を制御するように構成された、前記第１のメモリバンクに対応する第１のグループの遅延経路制御回路と、
   前記第２の行アクティブコマンドに従って、前記共有遅延回路と前記第２のメモリバンクとの間の電気経路を制御するように構成された、前記第２のメモリバンクに対応する第２のグループの遅延経路制御回路と、
   を備える、請求項４に記載のメモリデバイス。
9. 前記第１のグループの遅延経路制御回路は、前記第１の行アクティブコマンドに応じて有効にされて、前記共有遅延回路と前記第１のメモリバンクとの間の電気経路を形成し、前記第１のグループの遅延経路制御回路は、前記第１のメモリバンクのプリチャージ信号のアサートまたは前記第１のメモリバンクとは異なる他のメモリバンクをアクティブ化する他の行アクティブコマンドのアサートに従って無効にされ、
   前記第２のグループの延経路制御回路は、前記第２の行アクティブコマンドに応じて有効にされて、前記共有遅延回路と前記第２のメモリバンクとの間の電気経路を形成し、前記第２のグループの遅延経路制御回路は、前記第２のメモリバンクのプリチャージ信号のアサートまたは前記第２のメモリバンクとは異なる他のメモリバンクをアクティブ化する他の行アクティブコマンドのアサートに応じて無効にされる、請求項８に記載のメモリデバイス。
10. 前記共有遅延回路の各遅延ユニットは、前記第１のグループの遅延経路制御回路の１つの遅延経路制御回路と、前記第２のグループの遅延経路制御回路の１つの遅延経路制御回路とに結合され、
    前記第１のグループの遅延経路制御回路および前記第２のグループの遅延経路制御回路のそれぞれの遅延経路制御回路の量は、前記共有遅延回路の前記遅延ユニットの量に等しい、請求項９に記載のメモリデバイス。
11. 前記複数の行アクティブコマンドを受信し、前記複数の行アクティブコマンドに対して第４の論理演算を実行して遅延イネーブル信号を生成し、該遅延イネーブル信号を前記共有遅延回路に出力するように構成された第４の論理回路と、
    前記遅延経路制御回路に結合され、前記遅延経路制御回路の出力に基づいて、前記複数のメモリバンクのそれぞれのための前記センシングイネーブル信号を生成するように構成された複数のラッチ回路と、
    をさらに備える、請求項４に記載のメモリデバイス。
12. 前記複数のメモリバンクのそれぞれは、前記センシングイネーブル信号に応じてセンシング動作を実行するように構成されたセンスアンプを備える、請求項１に記載のメモリデバイス。
13. 複数のメモリバンクとセンシング遅延回路を含むメモリデバイスに適合された方法であって、該方法は、
    前記複数のメモリバンクのうちの１つのメモリバンクをアクティブ化するように構成された行アクティブコマンドを受信するステップ、および
    前記センシング遅延回路によって、センシングイネーブル信号の開始を前記行アクティブコマンドのアサートからセンシング遅延期間だけ遅延させるステップを含み、
    前記センシングイネーブル信号の開始を前記行アクティブコマンドのアサートからセンシング遅延期間だけ遅延させるステップは、
    前記センシング遅延回路の共有遅延回路であって前記複数のメモリバンクに共有される共有遅延回路によって、前記行アクティブコマンドのアサートに基づいて複数の遅延信号を生成するステップと、
    前記行アクティブコマンドと前記複数の遅延信号に基づいて、前記共有遅延回路と前記複数のメモリバンクとの間の電気経路を制御して、前記センシングイネーブル信号を前記メモリバンクへ出力するステップと、
    を含み、
    前記複数のメモリバンクは、第１の行アクティブコマンドおよび第２の行アクティブコマンドによってそれぞれアクティブ化される第１のメモリバンクおよび第２のメモリバンクを含み、
    前記複数の遅延ユニットのそれぞれの遅延期間は、前記メモリデバイスのアクティブからアクティブへの最小コマンド期間よりも短く、前記アクティブからアクティブへの最小コマンド期間は、前記第１の行アクティブコマンドのアサートと前記第２の行アクティブコマンドのアサートとの間の最小期間である、方法。
14. 前記共有遅延回路は複数の遅延ユニットを含み、
    前記センシングイネーブル信号の開始を前記行アクティブコマンドのアサートから前記センシング遅延期間だけ遅延させるステップは、さらに、
    前記複数の遅延ユニットのそれぞれによって、前記センシングイネーブル信号の開始を
    前記遅延期間だけ遅延させるステップを含み、ここで、前記行アクティブコマンドのアサートから前記センシングイネーブル信号の開始までの前記センシング遅延期間は前記複数の遅延ユニットの遅延期間の合計に従って決定される、請求項１３に記載の方法。
15. 前記共有遅延回路と前記複数のメモリバンクとの間の電気経路を制御するステップは、複数の行アクティブコマンドのうちの１つを受信し、前記複数の行アクティブコマンドのうちの１つに基づいて第１のトランジスタを制御するステップと、
    前記複数の行アクティブコマンドの他のものを受信し、前記複数の行アクティブコマンドの他のものに対して第１の論理演算を実行して、第１の論理信号を生成するステップと、
    接続ノードを介して前記第１のトランジスタに結合された第２のトランジスタを、前記第１の論理信号に基づいて、制御するステップと、
    前記複数の遅延信号のうちの１つの遅延信号と前記接続ノードの信号に対して第２の論理演算を実行して、第２の論理信号を生成するステップと、
    前記第２の論理信号に対して第３の論理演算を実行して前記遅延行アクティブコマンドを生成するステップと、
    を含む、請求項１３に記載の方法。

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