JP2661039B2 - デジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 G₁一実施例の構成（第１図、第２図） G₂量子化誤差低減（第１図、第３図） G₃直流補正（第１図、第２図、第４図〜第７図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は、データ復調用に好適なデジタルPLL回路に
関する。 Ｂ 発明の概要 本発明は、デジタルPLL回路において、入力デジタル
信号が発生する基本周期に後続する基本周期間にのみ、
デジタル低域フィルタの出力信号を用いてカウンタの分
周比を制御すると共に、入力デジタル信号の周期変動の
直流分に応じた直流補正信号をデジタル低域フィルタの
出力信号と合成することにより、量子化ノイズを低減す
ると共に、入力デジタル信号の周期変動の直流分を補正
して、追従特性を向上させるようにしたものである。 Ｃ 従来の技術 フロッピィディスク上に第８図Ａに示すようなデータ
を書き込む場合、倍密度記録方式においては、同図Ｂに
示すようい、データがMFM変調されて記憶する。データ
のビット間の時間をＴとするとMFM変調された後のパル
ス間隔は、2T,3T,4Tのいずれかになる。 ディスクからデータを読み出す場合は、MFM変調され
たパルスから、同図Ｃに示すような、ビットの区切りを
示すウインドウ信号を作り、これによりMFMの復調をお
こなって、同図Ｄに示すような再生データが得られる。 このウインドウ信号を作る回路はデータ分離回路また
はVFO回路と呼ばれ、MFM記録の場合、アナログPLL回路
を用いたものがよく使用される。 Ｄ 発明が解決しようとする問題点 ところで、アナログPLL回路、IC化されているもの
の、抵抗器やコンデンサをIC外部に接続する必要があ
る。また、適宜の調整を必要とし、温度特性が良くない
などの問題があった。 上述のような問題を解消するものとして、第９図に示
すようなデジタルPLL回路が知られている。 第９図において、（10）PLL回路であって、位相比較
回路（11）、デジタル低域フィルタ（12）及びカウンタ
（13）から構成される。このカウンタ（13）は、図示を
省略したクロック発生回路（水晶発振器）から供給され
るクロックCKを分周し、その分周値を変化させることで
電圧制御発振器（VCO）として機能する。カウンタ（1
3）から周期がＴの第１の出力が位相比較回路（11）に
供給されると共に、周期が2Tの第２の出力、即ち前述の
ウィンドウ信号が出力端子OUTに導出される。クロックC
Kの繰返し周期は、例えばT/16とされる。 ところが、フロッピーディスクから読み出されたデー
タは、モータの回転むらや、外部ノイズ等によるジッタ
成分が含まれているため、例えばMFM変調されたデータ
からデータビットとクロックビットとを分離する場合、
読み出されたデータの周期がクロッCKの周期の整数倍と
ならないときは、デジタルPLL回路の量子化誤差が問題
となる。 第10図Ａに示すように、フロッピーディスクから連続
して読み出された各データ周期2Tjが、いずれも正規の
データ周期2T（32クロック周期）とクロック周期の奇数
倍の差がある、例えば１クロック周期だけ多い場合、同
図Ｂに示すように、カウンタ（13）の第１の出力の周期
が、データの２周期ごとに、交互に16クロック周期と11
7クロック周期とに変化して、入力データとカウンタ
（13）の出力との間の位相差は、データの２周期ごと
に、交互に＋１クロック周期及び−１クロック周期とな
り、多数データ周期間では相殺される。これにより、デ
ジタルPLL回路（10）は位相誤差が０で入力データに位
相同期（ロック）する。 また、第11図Ａに示すように、フロッピーディスクか
ら連続して読み出された各データ周期2Tjが、いずれも
正規のデータ周期2T（32クロック周期）とクロック周期
の偶数倍の差がある、例えば２クロック周期だけ多い場
合、同図Ｂに示すように、カウンタ（13）の第１の出力
の周期が、各データ周期ごとに17クロック周期となっ
て、デジタルPLL回路（10）は位相誤差が０で入力デー
タにロックする。 上述のように、従来のデジタルPLL回路は入力データ
の定常的（直流的）な周期変動には充分に応答すること
ができる。 これに対して、第12図Ａに示すように、フロッピーデ
ィスクの回転変動などにより、読み出されたデータの基
本周期Tjが、クロックCKの周期の非整数倍、例えば16.9
倍になっても、第９図のデジタルPLL回路では16倍とみ
なされてしまう。従って、2Tj,3Tj,4Tj間隔のデータで
は、第12図Ｂに示すような、正規のデータ周期2T,3T,4T
に対して、それぞれクロック周期の1.8倍、2.7倍、3.6
倍の誤差が生じてしまう。 このような量子化誤差のために、従来のデジタルPLL
回路はアナログPLL回路に比べて、入力データに対する
追従特性が劣るという問題があった。 かかる点に鑑み、本発明の目的は、量子化誤差を低減
すると共に、入力データの直流分の変動にも充分応答し
て追従特性を向上させたデジタルPLL回路を提供すると
ころにある。 Ｅ 問題点を解決するための手段 この発明のデジタルPLL回路は、カウンタ（13）と、
入力デジタル信号（IN）と上記カウンタ（13）の出力信
号（Ｂ）が供給され、上記入力デジタル信号（IN）と上
記カウンタ（13）の出力信号（Ｂ）の位相比較を行う、
デジタル位相比較回路（11）と、上記デジタル位相比較
回路（11）の出力が供給され、残留位相誤差信号（Ｄ）
を出力するデジタル低域フィルタ（12）と、上記入力デ
ジタル信号（IN）が発生する基本周期に後続する基本周
期間に補正制御パルスを発生する補正制御パルス発生回
路（14）と、上記入力デジタル信号（IN）の直流分を検
出し、その検出出力に応じて直流補正信号を発生し、該
直流補正信号と上記残留位相誤差信号（Ｄ）と合成し、
分周補正値を出力す直流補正回路（20）とを有し、上記
補正制御パルスの発生期間にのみ上記分周補正値を上記
カウンタに供給するものである。 Ｆ 作用 かかる構成によれば、量子化誤差が低減されると共
に、入力データの周期変動の直流分が補正されて、追従
特性が向上する。 Ｇ 実施例 以下、第１図〜第７図を参照しながら、本発明による
デジタルPLL回路の一実施例について説明する。 G₁一実施例の構成 本発明の一実施例の構成を第１図に示す。この第１図
において、前出第９図に対応する部分には同一の符号を
付して一部の説明を省略する。 第１図において、（10A）は本実施例のデジタルPLL回
路を全体として示し、端子INからの入力データが位相比
較回路（11）と補正制御パルス発生回路（14）とに共通
に供給される。この補正制御パルス発生回路（14）の出
力がアンドゲート（15）に供給されると共に、加算器
（17）を介して、デジタル低域フィルタ（12）の出力が
アンドゲート（15）に供給され、アンドゲート（15）の
出力が、加算器（16）を介して、カウンタ（13）に供給
される。加算器（16）には、入力データがない場合にカ
ウンタ（13）の出力が中心周波数となるような、中心周
波数分周値n₀（＝16）が供給される。また、カウンタ
（13）の第２の出力、即ちデータ分離のためのウィンド
ウ信号が補正制御パルス発生回路（14）に供給される。 （20）は直流補正回路を全体として示し、直流分検出
回路（21）及び直流補正カウンタ（22）から構成され
る。直流分検出回路（21）の端子（21a）と（21b）と
に、入力端子INからの入力データとデジタル低域フィル
タ（12）の出力とがそれぞれ供給される。直流分検出回
路（21）の１対の検出出力が直流補正カウンタ（22）に
供給され、この直流補正カウンタ（22）の出力が加算器
（17）に供給されて、デジタル低域フィルタ（12）の出
力と合成される。 第２図に直流補正回路（20）の詳細構成を示す。 第２図において、端子（21a）及び（21b）からの入力
データ及び位相誤差信号が３ビットカウンタ（23）及び
位相誤差極性判別回路（24）にそれぞれ供給される。こ
の位相誤差極性判別回路（24）の１対の出力がカウンタ
（25）のアップ端子Ｕ及びダウン端子Ｄにそれぞれ供給
されると共に、３ビットカウンタ（23）の出力がカウン
タ（25）のクリア端子CLRに供給される。カウンタ（2
5）の出力が大小判定回路（26）に供給され、この大小
判定回路（26）の１対の出力が、それぞれアンドゲート
（27U）及び（27D）を介して、直流補正カウンタ（22）
に供給される。この直流補正カウンタ（22）の出力が加
算器（17）（第１図参照）に供給されると共に、上・下
限リミッタ（28）に供給され、リミッタ（28）の出力が
両アンドゲート（27U）及び（27D）にそれぞれ供給され
る。 G₂量子化誤差低減 量子化誤差を低減するための本実施例の動作は次のよ
うである。 第３図Ａに示すような基本周期がＴの入力データが
デジタルPLL回路（10A）に入力されると、位相比較回路
（11）において、同図Ｂに示すようなカウンタ（13）の
第１の出力（VCOパルス）との位相差が計測され、こ
の計測された位相差に基いて、同図Ｄに示すようなデジ
タル低域フィルタ（12）の出力〔n₁〕がアンドゲート
（15）に供給される。このアンドゲート（15）の他方の
入力端子には補正制御パルス発生回路（14）から同図Ｃ
に示すような補正制御パルスが供給されており、VCO
パルスの最初の１サイクル（計測サイクル）では、こ
の補正制御パルスが“Lo"レベルであるため、同図Ｅ
に示すように、アンドゲート（15）の出力が〔０〕と
なる。これにより、同図Ｆに示すように、加算器（16）
の出力は中心周波数分周値〔n₀〕となり、これがカウ
ンタ（13）の値となる。 VCOパルスの次の１サイクルては、第３図Ｃに示す
ように、補正制御パルスが“Hi"となって、アンドゲ
ート（15）が「開」となり、デジタル低域フィルタ（1
2）の出力の値〔n₁〕が加算器（16）に供給される。
これにより、同図Ｆに示すように、加算器（16）の出力
が〔n₀＋n₁〕となり、カウンタ（13）の値が、入力デ
ータの位相に応じて補正される。 VCOパルスの３番目及び４番目の１サイクルでは、
補正制御パルスが再び“Lo"レベルとなり、最初の１
サイクルと同様の動作が繰返されて、カウンタ（13）の
値は〔n₀〕となる。 以下同様にして、入力データが到来し、VCOパルス
との位相差n₂,n₃・・・が計測されると、VCOパルスの
次の１サイクル（補正サイクル）でのみ、この計測され
た位相差に基いて、カウンタ（13）の値が補正される。 中心周波数分周値〔n₀〕が例えば16に設定されると共
に、デジタル低域フィルタ（12）の出力〔ni〕が、例え
ば−８ni７に設定されて、データレートが最も速い
８インチMFMモードの場合、16MHzのクロック周波数に対
して、カウンタ（13）の出力の周波数は696〜2000KHzの
範囲で制御される。また、このカウンタ（13）には
〔７〕がロードされ、ダウンカウントされる。従って、
入力データがあった場合、その時点でのカウンタ（13）
の値をラッチすれば、これがそのまま、入力データと
カウンタ（13）の出力との位相差となる。 G₃直流補正 ところで、前出10図に示すような、直流的な周期変動
を有する入力データが第１図の実施例に供給された場
合、直流補正回路（20）を機能させないときには、デジ
タルPLL回路（10A）は入力データにロックするものの、
残留位相誤差が発生する。 即ち、第４図Ａに示すようなデータ周期が33クロック
周期に等しい、換言すれば、１クロック周期分の直流的
周期変動を有する入力データが供給されると、前述の
ようにして、入力データの到来した計測サイクルにおい
て、同図Ｂに示すようなVCOパルスとの位相差〔＋
１〕が計測され、同図Ｃに示すように、デジタル低域フ
ィルタ（12）から〔＋１〕が出力される。後続する補正
サイクルにおいては、同図Ｄに示すように、この〔＋
１〕によってカウンタ（13）の分周値が〔16〕から〔1
7〕に補正される。 以下、同様の動作が繰返されて、計測サイクルと補正
サイクルとの和が入力データの周期と等しくなり、第１
図のデジタルPLL回路（10A）は入力データにロックする
が、第４図A,Bから明らかなように、各データ周期に１
クロック周期分の位相誤差が残留する。 また、前出第11図に示すような、２クロック周期分の
直流的周期変動を有する入力データが供給された場合
は、上述と同様にして、この２クロック周期分の位相誤
差が残留する。 この残留位相誤差があると、デジタルPLL回路（10A）
の追従範囲（ロック・レンジ）が制限されてしまうた
め、本実施例においては、直流補正回路（20）を設け
て、従来のデジタルPLL回路（10）と同様に、入力デー
タの直流的な周期変動にも充分に応答し得るようにして
いる。 第２図の直流補正回路（20）の動作は次のとおりであ
る。 第５図Ａに示すような入力データが入力端子（21
a）から供給されると、３ビットカウンタ（23）は、入
力データの８個ごとに、同図Ｂに示すようなクリアパル
スを出力する。これにより、同図Ｅに示すように、ア
ップダウンカウンタ（25）の値が〔０〕となる。 入力データが直流的周期変動を受けていない場合、
位相比較回路（11）（第１図参照）の出力は、第５図Ｃ
に示すように、その極性が正及び負に変動して偏りが少
なく、これがデジタル低域フィルタ（12）（第１図参
照）及び入力端子（21b）を介して、位相誤差極性判別
回路（24）に供給される。位相誤差の極性の正、負に応
じて、同図Ｄに示すようなアップ信号UP、ダウン信号DN
が判別回路（24）からカウンタ（25）に入力端子Ｕ、Ｄ
にそれぞれ供給される。これにより、同図Ｅに示すよう
に、カウンタ（25）の値は上昇、下降を繰返すことと
なる。 このカウンタ（25）の値は、同図Ｅに示すように、次
のクリアパルスの直前に、大小判定回路（26）におい
て、所定値との大小関係が判定される。 本実施例において、この大小判定回路（26）は、入力
が〔５〕以上であるとき、一方の端子（26a）からパル
スを出力し、入力が〔−５〕以下であるとき、他方の端
子（26b）からパルスを出力するようになっており、第
５図の場合は、カウンタ（25）の値〔４〕が入力される
ので同図Ｆに示すように、この大小判定回路（26）の両
出力端子（26a），（26b）にはパルスが発生しない。こ
れにより、同図Ｇに示すように、直流補正カウンタ（2
2）の値、即ち直流補正回路（20）の出力は〔０〕に留
まる。 また、入力データが直流的周期変動を受けている場
合、位相比較回路（11）（第１図参照）の出力は、例え
ば第６図Ｃに示すように、その極性が正に偏る。この偏
った位相誤差信号が端子（21b）に供給されて、位相
誤差極性判別回路（24）には、同図Ｄに示すように、ア
ップ信号UPのみを連続して出力する。これにより、同図
Ｅに示すように、カウンタ（25）の値は順次上昇して、
次のクリアパルスの直前では〔７〕が達する。 このカウンタ（25）の値〔７〕が供給されて、同図Ｆ
に示すように、大小判定回路（26）の一方の出力端子
（26a）にパルスが発生し、この出力パルスが、アンド
ゲート（27U）を介して、直流補正カウンタ（22）のア
ップ端子Ｕに供給される。これにより、同図Ｇに示すよ
うに、カウンタ（22）の値は〔０〕から〔１〕に上昇す
る。 第１図の加算回路（17）において、このカウンタ（2
2）の補正値〔１〕とデジタル低域フィルタ（12）から
の残留位相誤差とが合成され、加算器（15）において、
合成値と中心周波数分周値〔n₀〕とが加算されて、カウ
ンタ（13）の分周比が補正される。 なお、上・下限リミッタ（28）は、直流補正回路（2
0）の暴走を防止するためのもので、直流補正カウンタ
（22）の値の変化が、例えば〔＋３〕を超えた場合、一
方のアンドゲート（27U）への出力が“Lo"となり、例え
ば〔−３〕を超えた場合、他方のアンドゲート（27D）
への出力が“Lo"となって、直流補正カウンタ（22）の
値が所定範囲内にあるように制御している。 第７図に示すように、１クロック周期分の直流的周期
変動を有する入力データが供給されると、本実施例のデ
ジタルPLL回路（10A）には、直流補正回路（20）の補正
出力が得られるまで、前出第４図に示したように、１ク
ロック周期分の位相誤差が残留している。 上述のようにして、直流補正回路（20）から補正値
〔１〕が得られると、第７図Ｃに示すように、最初の計
測サイクルにおいて、この補正値〔１〕が位相誤差値
〔１〕と加算される。これにより、最初の補正サイクル
においては、同図Ｄに示すように、カウンタ（13）の分
周値が16＋１＋１＝18となり、この結果、同図A,Bに示
すように、２番目の計測サイクルでは、入力データと
VCOパルスとの位相誤差が〔０〕となる。このとき、
同図Ｃに示すように、直流補正回路（20）の補正値
〔１〕が接続しているため、同図Ｄに示すように、２番
目の補正サイクルにおけるカウンタ（13）の分周値が16
＋１＝17となり、３番目の計測サイクルにおいても、同
図A,Bに示すように、入力データとVCOパルスとの位
相誤差は〔０〕となる。 以下、同様の動作が繰返されて、第１図のデジタルPL
L回路（10A）は、残留位相誤差なしに、直流的周期変動
を有する入力データにロックし、そのロックレンジを拡
大することができる。 Ｈ 発明の効果 以上詳述のように、本発明によれば、入力デジタル信
号が発生する基本周期に後続する基本周期間に補正制御
パルスを発生させて、この期間のみデジタル低域フィル
タの出力でカウンタの分周比を制御すると共に、入力デ
ジタル信号の周期変動の直流分に応じた直流補正信号を
デジタル低域フィルタの出力信号と合成するようにした
ので、量子化誤差を低減すると共に、入力デジタル信号
の周期変動の直流分を補正して、追従特性を向上させた
デジタルPLL回路が得られる。

【図面の簡単な説明】 第１図は本発明によるデジタルPLL回路の一実施例の構
成を示すブロック図、第２図は第１図の実施例の要部の
構成を示すブロック図、第３図は第１図の実施例の量子
化誤差低減動作を説明するためのタイムチャート、第４
図は本発明の説明のためのタイムチャート、第５図及び
第６図は本発明の一実施例の要部の動作を説明するため
のタイムチャート、第７図は第１図の実施例の直流補正
動作を説明するためのタイムチャート、第８図は本発明
の説明のためのタイムチャート、第９図は従来のデジタ
ルPLL回路の構成例を示すブロック図、第10図〜第12図
は従来例の動作を説明するためのタイムチャートであ
る。 （10A）はデジタルPLL回路、（11）は位相比較回路、
（12）はデジタル低域フィルタ、（13）はカウンタ、
（14）は補正制御パルス発生回路、（21）は直流分検出
回路、（22）は直流補正カウンタである。

Claims (1)

1. (57)【特許請求の範囲】 １．カウンタと、 入力デジタル信号と上記カウンタの出力信号が供給さ
   れ、上記入力デジタル信号と上記カウンタの出力信号の
   位相比較を行う、デジタル位相比較回路と、 上記デジタル位相比較回路の出力が供給され、残留位相
   誤差信号を出力するデジタル低域フィルタと、 上記入力デジタル信号が発生する基本周期に後続する基
   本周期間に補正制御パルスを発生する補正制御パルス発
   生回路と、 上記入力デジタル信号の直流分を検出し、その検出出力
   に応じて直流補正信号を発生し、該直流補正信号と上記
   残留位相誤差信号と合成し、分周補正値を出力す直流補
   正回路とを有し、 上記補正制御パルスの発生期間にのみ上記分周補正値を
   上記カウンタに供給することを特徴としたデジタルPLL
   回路。