JPS63294126A - デジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 八　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１一実施例の構成（第１図、第２図）Ｇ２量子化誤差
低減（第１図、第３図）Ｇ３直流補正（第１図、第２図
、第４図〜第７図）■］　発明の効果 Ａ　産業上の利用分野 本発明は、データ復調用に好適なデジタルＩ）　ｌ、Ｉ
。 回路に関する。 １３　　発明の概要 本発明は、デジタルＰＬＬ回路において、入力デジタル
信号が発生する基本周期に後続する基本周期間にのみ、
デジタル低域フィルタの出力信号を用いてカウンタの分
周比を制御すると共に、入力デジタル信号の直流分に応
じた直流補正信号をデジタル低域フィルタの出力信号と
合成することにより、量子化ノイズを低減すると共に、
入力デジタル信号の直流分を補正して、追従特性を向上
させるようにしたものである。 Ｃ従来の技術 フロッピィディスク上に第８図Ａに示すようなデータを
書き込む場合、倍密度記録方式においては、同図Ｂに示
すように、データがＭＦＭ変調されて記録される。デー
タのビット間の時間をＴとするとＭＦＭ変調された後の
パルス間隔は、２Ｔ。 ３Ｔ、４Ｔのいずれかになる。 ディスクからデータを読み出す場合は、ＭＦＭ変調され
たパルスから、同図Ｃに示すような、ビットの区切りを
示すウィンドウ信号を作り、これによりＭ　Ｆ　Ｍの復
調をおこなって、同図りに示すような再生データが得ら
れる。 このウィンドウ信号を作る回路はデータ分離回路または
ＶＦＯ回路と呼ばれ、ＭＦＭ記録の場合、アナログＰＬ
Ｌ回路を用いたものがよく使用される。 Ｄ　発明が解決しようとする問題点 ところで、アナログＰＬＬ回路は、ＩＣ化されているも
のの、抵抗器やコンデンサをＩＣ外部に接続する必要が
ある。また、適宜の調整を必要とし、温度特性が良くな
いなどの問題があった。 上述のような問題を解消するものとして、第９図に示す
ようなデジタルＰＬＬ回路が知られている。 第９図において、（１０）はＰＬＬ回路であって、位相
比較回路（１１）　、デジタル低域フィルタ（１２）及
びカウンタ（１３）から構成される。このカウンタ（１
３）は、図示を省略したクロック発生回路（水晶発振器
）から供給されるクロックＣＫを分周し、その分周値を
変化させることで電圧制御発振器（ＶＣＯ）として機能
する。カウンタ（１３）から周期がＴの第１の出力が位
相比較回路（１１）に供給されると共に、周期が２Ｔの
第２の出力、即ち前述のウィンドウ信号が出力端子ＯＬ
Ｊ　Ｔに導出される。クロックＣＫの繰返し周期は、例
えばＴ／１６とされる。 ところが、フロンピーディスクから読み出されたデータ
には、モータの回転むらや、外部ノイズ等によるシック
成分が含まれているため、例えばＭＦＭ変調されたデー
タからデータビットとクロックビットとを分離する場合
、読み出されたデータの周期がクロッＣＫの周期の整数
倍とならないときは、デジタルＰ　Ｌ　Ｌ回路の量子化
誤差が問題となる。 第１０図Ａに示すように、フロッピーディスクから連続
して読み出された各データ周期２Ｔｊが、いずれも正規
のデータ周期２Ｔ（３２クロック周期）とクロック周期
の奇数倍の差がある、例えば１クロック周期だけ多い場
合、同図Ｂに示すように、カウンタ（１３）の第１の出
力の周期が、データの２周期ごとに、交互に１６クロソ
ク周期と１７クロソク周期とに変化して、入力データの
とカウンタ（１３）の出力■との間の位相差は、データ
の２周期ごとに、交互に＋１クロック周期及び−１クロ
ック周期となり、多数データ周期間では相殺される。こ
れにより、デジタルＰＬＬ回路（１０）は位相誤差が０
で入力データに位相同期（ロック）する。 また、第１１図Ａに示すように、フロッピーディスクか
ら連続して読み出された各データ周期２Ｔｊが、いずれ
も正規のデータ周期２Ｔ（３２クロック周期）とクロッ
ク周期の偶数倍の差がある、例えば２クロック周期だけ
多い場合、同図Ｂに示すように、カウンタ（１３）の第
１の出力の周期が、各データ周期ごとに１７クロソク周
期となって、デジタルＰＬＬ回路（１０）は位相誤差が
０で入力データにロックする。 上述のように、従来のデジタルＰ１、Ｌ回路は入力デー
タの定常的（直流的）な周期変動には充分に応答するこ
とができる。 これに対して、第１２同人に示すように、フロンピーデ
ィスクの回転変動なとにより、読み出されたデータの基
本周期Ｔｊが、りＯｙりＣＫの周期の非整数倍、例えば
１６．９倍になっても、第９図のデジタルＰ　Ｌ　Ｌ回
路では１６倍とみなされてしまう。 従って、２Ｔｊ　、　３Ｔｊ　、　４Ｔｊ間隔のデータ
では、第１２図Ｂに示すような、正規のデータ周期２Ｔ
、３Ｔ。 ４Ｔに対して、それぞれクロック周期の　１．８倍、２
．７倍、　３．６倍の誤差が生してしまう。 このような量子化誤差のために、従来のデジタルｒ用、
Ｌ回路はアナログＩ）　Ｌ　Ｌ回路に比べて、入力デー
タに対する追従特性が劣るという問題があった。 かかる点に鑑み、本発明の目的は、量子化誤差を低減す
ると共に、入力データの直流分の変動にも充分応答して
追従特性を向上させたデジタルＰＬ、　Ｌ回路を提供す
るとごろにある。 １己　問題点を解決するための手段 本発明は、カウンタと、データ内容に応じて基本周期の
所定整数倍の間隔で発生する入力デシタル信号及びカウ
ンタの出力信号が供給され、両信号の位相が比較される
デジタル位相比較回路と、このデジタル位相比較回路の
出力か供給されるデジタル低域フィルタとを有し、この
デジタル低域フィルタの出力信号に応じてカウンタの分
周比を制御するようにしたデジタルＩ）　Ｌ　Ｉ、回路
において、人力デジタル信号が発生する基本周期に後続
する基本周期間に補正制御パルスを発生ずる補正制御パ
ルス発生回路を設け、補正制御パルスの発生期間にのみ
デジタル低域フィルタの出力信号をカウンタに供給する
と共に、人力デジタル信号の直流分を検出し、その検出
出力に応じて直流補正信号を発生してデジタル低域フィ
ルタの出力信号と合成するようにしたデジタルＰ　Ｌ　
Ｌ回路である。 Ｆ　作用 かかる構成によれば、量子化誤差が低減されると共に、
入力データの直流分が補正されて、追従特性が向−にす
る。 Ｇ　実施例 以下、第１図〜第７図を参照しながら、本発明によるデ
ジタルＰ　Ｌ、　Ｌ回路の一実施例について説明する。 Ｇニー実施例の構成 本発明の一実施例の構成を第１図に示す。この第１図に
おいて、前出第９図に対応する部分には同一の符号を付
して一部の説明を省略する。 第１図において、（］、ＯＡ）は本実施例のデジタルＩ
）　Ｉ、Ｌ回路を全体として示し、端子ＩＮからの入力
データが位相比較回路（１１）と補正制御パルス発生回
路（１４）とに共通に供給される。この補正制御パルス
発生回路（１４）の出力がアンドゲート（１５）に供給
されると共に、加算器（１７）を介して、デジタル低域
フィルタ（１２）の出力がアンｆ”　ケート（１５）に
供給され、アントゲ−１・（Ｉ５）の出力か、加ｗ、器
（１６）を介して、カウンタ（］３）に供給される。加
算器（１６）には、入力データがない場合にカウンタ（
１３）の出力が中心周波数となるような、中心周波数分
周値ｎｏ　　（−１６）が供給される。また、カウンタ
（１３）の第２の出力、即ちデータ分離のためのウィン
ｌ゛つ信号か補正制御パルス発生回路（１４）に供給さ
れる。 （２０）は直流補正回路を全体として示し、直流分検出
回路（２１）及び直流補正カウンタ（２２）から構成さ
れる。直流分検出口１ｉ’ｇ（２１）の端子（２１ａ　
）と（２１ｂ　）とに、入力端子ＩＮからの入力データ
とデジタル低域フィルタ（１２）の出力とかそれぞれ供
給される。直流分検出回路（２１）０）１対の検出出力
が直流補正カウンタ（２２）に供給され、この直流補正
カウンタ（２２）の出力が加算器（１７）に供給されて
、デジタル低域フィルタ（１２）の出力と合成される。 第２図に直流補正回路（２０）の詳細構成を示す。 第２図において、端子（２１ａ　）及び（２１ｂ　）か
らの入力データ及び位相誤差信号か３ビソト力うンタ（
２３）及び位相誤差極性判別回路（２４）にそれぞれ供
給される。この位相誤差極性判別回路（２４）の１対の
出力がカウンタ（２５）のアンプ端子Ｕ及びダウン端子
りにそれぞれ供給されると共に、３ビツトカウンタ（２
３）の出力がカウンタ（２５）のクリア端子ＣＬＲに供
給される。カウンタ（２５）の出力が大小判定回路（２
６）に供給され、この大小判定回路（２６）の１対の出
力が、それぞれアンドゲート（２７０）及び（２７Ｄ）
を介して、直ｉ＜を補正カウンタ（２２）に供給される
。この直流補正カウンタ（２２）の出力が加算器（１７
）　　（第１図参照）に供給されると共に、上・下限リ
ミッタ（２８）に供給され、リミッタ（２８）の出力が
両アントゲ−）（２７０）及び（２７Ｄ）にそれぞれ供
給される。 Ｇ２量子化誤差低減 量子化誤差を低減するための本実施例の動作は次のよう
である。 第３図Ａに示すような基本周期がＴの入力データのがデ
ジタルＩ）　Ｌ　Ｌ回路（ＩＯＡ　＞　に入力されると
、位相比較回路（１１）において、同図Ｂに示ずような
カウンタ（１３）の第１の出力（ＶＣＯパルス）■との
位相差が計測され、このδ１測された位相差に基いて、
同図りに示すようなデジタル低域フィルタ（１２）の出
力〔ｎ１〕がアントゲート（１５）に供給される。この
アンドゲート（１５）の他方の入力端子には補正制御パ
ルス発生回路（１４）から同図Ｃに示すような補正制御
パルス◎が供給されており、■ＣＯパルス■の最初の１
サイクル（計測サイクル）では、この補正制御パルス◎
が′“Ｌｏ”レベルであるため、同図Ｅに示すように、
アントゲ−）（１５）の出力■が

〔０〕となる。これに
より、同図Ｆに示すように、加算器（１６）の出力［Ｆ
］は中心周波数分周値（ｎｏ　）となり、これがカウン
タ（１３）の値となる。 ＶＣＯパルス■の次の１サイクルでは、第３図Ｃに示す
ように、補正制御パルス◎が“ｌ−１ｉ”となって、ア
ンドゲート（１５）が「開」となり、デジタル低域フィ
ルタ（１２）の出力■の値〔ｎ１〕が加算器（１６）に
供給される。これにより、同図Ｆに示すように、加算器
（１６）の出力［Ｆ］が［ｎ、）＋ｎ１］となり、カウ
ンタ（１３）の値が、入力データの位相に応じて補正さ
れる。 ■ＣＯパルス■の３番目及び４番目の１サイクルでは、
補正制御パルス◎が再び“’Ｌｏ”レベルとなり、最初
の１サイクルと同様の動作が繰返されて、カウンタ（１
３）の値は（ｎｏ　）となる。 以下同様にして、入力データのが到来し、ＶＣＯパルス
■との位相差ｒｉ２．ｎ３　　・・・が計測されると、
ＶＣＯパルスの次の１サイクル（補正サイクル）でのみ
、この計測された位相差に基いて、カライタ（１３）の
値が補正される。 中心周波数分周値（ｎｏ）が例えば１６に設定されると
共に、デジタル低域フィルタ（１２）の出力〔ｎ１〕が
、例えば−８≦ｎｉ＜７に設定されて、データレートが
最も速い８インチＭＦＭモードの場合、１６ＭＩ＋２の
クロック周波数に対して、カウンタ（１３）の出力の周
波数は６９６〜２０００に！ｌｚの範囲で制御される。 また、このカウンタ（１３）には〔７〕がロードされ、
ダウンカウントされる。従って、入力データがあった場
合、その時点でのカウンタ（１３）の値をラッチすれば
、これがそのまま、入力データ■とカウンタ（１３）の
出力との位相差となる。 Ｇ３直流補正 ところで、前出１０図に示すような、直流的な周期変動
を有する入力データが第１図の実施例に供給された場合
、直流補正回路（２０）を機能させないときには、デジ
タルＰ　ＣＩ−回路（１０＾）は入力データにロックす
るものの、残留位相誤差が発生する。 即ち、第４図Ａに示すようなデータ周期が３３クロック
周期に等しい、換言すれば、１クロック周期分の直流的
周期変動を有する入力データのが供給されると、前述の
ようにして、入力データの到来した計測サイクルにおい
て、同図Ｂに示すようなりＣＯパルス■との位相差〔→
−１〕が計測され、同図Ｃに示すように、デジタル低域
フィルタ（１２）から（＋１）が出力される。後続する
補正サイクルにおいては、同図りに示すように、この〔
＋１〕によってカウンタ（１３）の分周値が〔１６〕か
ら〔１７〕に補正される。 以下、同様の動作が繰返されて、計測サイクルと補正サ
イクルとの和が入力データの周期と等しくなり、第１図
のデジタルＰ　Ｌ　５回路（ＩＯＡ　）は入力データに
ロックするが、第４図Ａ、　　Ｂから明らかなように、
各データ周期に１クロック周期分の位相誤差が残留する
。 また、前出第１１図に示すような、２クロック周期分の
直流的周期変動を有する入力データが供給された場合は
、上述と同様にして、この２クロック周期分の位相誤差
が残留する。 この残留位相誤差があると、デジタルＰ　Ｌ　５回路（
１０ｎ）の引込み範囲（キヤブチヤ・レンジ）が制限さ
れてしま・うため、本実施例においては、直流補正回路
（２０）を設けて、従来のデジタルＰ１．５回路（１０
）と同様に、入力データの直流的な周期変動にも充分に
応答し得るようにしている。 第２図の直流補正回路（２０）の動作は次のとおりであ
る。 第５図Ａに示すような入力データのが入力端子（２１ａ
　）から供給されると、３ビツトカウンタ（２３）は、
入力データの８個ごとに、同図Ｂに示すようなりリアパ
ルス■を出力する。これにより、同期Ｅに示すように、
アップダウンカウンタ（２５）の値が

〔０〕となる。 入力データのが直流的周期変動を受けていない場合、位
相比較回路（１１）　　（第１図参照）の出力は、第５
図Ｃに示すように、その極性が正及び負に変動して偏り
が少なく、これがデジタル低域フィルタ（１２）　　（
第１図参照）及び入力端子（２１ｂ）を介して、位相誤
差極性判別回路（２４）に供給される。位相誤差の極性
の正、負に応じて、同図りに示すようなアップ信号ＵＰ
、ダウン信号ＤＮが判別回路（２４）からカウンタ（２
５）の入力端子Ｕ、Ｄにそれぞれ供給される。これによ
り、同図Ｅ４こ示ずように、カウンタ（２５）の値■は
上昇、下降を繰返すこととなる。 このカウンタ（２５）の値は、同図Ｅに示すように、次
のクリアパルス■の直前に、大小判定回路（２６）にお
いて、所定値との大小関係が判定される。 本実施例において、この大小判定回路（２６）は、入力
が〔５〕以上であるとき、一方の端子（２６ａ　）から
パルスを出力し、入力が（−５）以下であるとき、他方
の端子（２６ｂ　）からパルスを出力するようになって
おり、第５図の場合は、カウンタ（２５）の値〔４〕が
入力されるので同図Ｆに示すように、この大小判定回路
（２６）の両出力端子（２６ａ　）　、　　（２６ｂ　
）にはパルスが発生しない。これにより、同図Ｇに示す
ように、直流補正カウンタ（２２）の値、即ち直流補正
回路（２０）の出力は

〔０〕に留まる。 また、入力データのが直流的周期変動を受けている場合
、位相比較回路（１１）　　（第１図参照）の出力は、
例えば第６図Ｃに示すように、その極性が正に偏る。こ
の偏った位相誤差信号◎が端子（２１ｂ　）から供給さ
れて、位相誤差極性判別回路（２４）は、同図りに示す
ように、アンプ信号ＵＰのみを連続して出力する。これ
により、同図Ｅに示すように、カウンタ（２５）の値は
順次上昇して、次のクリアパルス■の直前では〔７〕に
達する。 このカウンタ（２５）の値〔７〕が供給されて、同図Ｆ
に示すように、大小判定回路（２６）の一方の出力端子
（２６ａ　）にパルスが発生し、この出力パルスが、ア
ントゲ−１−（２７Ｌｌ）を介して、直流補正カウンタ
（２２）のアンプ端子Ｕに供給される。 これにより、同図Ｇに示すように、カウンタ（２２）の
値は

〔０〕から〔１〕に上昇する。 第１図の加算回路（１７）において、このカウンタ（２
２）の補正値〔１〕とデジタル低域フィルタ（１２）か
らの残留位相誤差とが合成され、加算器（１５）におい
て、合成値と中心周波数分周値（ｎ、ｏ）とが加算され
て、カウンタ（１３）の分周比が補正される。 なお、上・下限リミッタ（２８）は、直流補正回路（２
０）の暴走を防止するためのもので、直流補正カウンタ
（２２）の値の変化が、例えば〔＋３〕を超えた場合、
一方のアンドゲート（２７１１）への出力が“Ｌｏ　”
となり、例えば〔−３〕を超えた場合、他方のアントゲ
−）（２７Ｄ）への出力が“Ｌｏ　″　となって、直流
補正カウンタ（２２）の値が所定範囲内にあるように制
御している。 第７図に示すように、１クロック周期分の直流的周期変
動を有する入力データが供給されると、本実施例のデジ
タルＰＬＬ回路（１０４）には、直流補正回路（２０）
の補正出力が得られるまで、前出第４図に示したように
、１クロック周期分の位相誤差が残留している。 上述のようにして、直流補正回路（２０）から補正値〔
１〕が得られると、第７図Ｃに示すように、最初の計測
サイクルにおいて、この補正値〔１〕が位相誤差値〔１
〕と加算される。これにより、最初の補正サイクルにお
いては、同図りに示すように、カウンタ（１３）の分周
値が１６＋　ｌ　＋　１　＝１８となり、この結果、同
図Ａ、Ｈに示すように、２番目の計測サイクルでは、入
力データのと■ＣＯパルス■との位相誤差が

〔０〕とな
る。このとき、同図Ｃに示すように、直流補正回路（２
０）の補正値〔１〕が持続しているため、同図りに示す
ように、２番目の補正サイクルにおけるカウンタ（１３
）の分周値が１６＋　１　＝　１７となり、３番目の計
測サイクルにおいても、同図Ａ、Ｂに示すように、入力
データのとｖＣＯパルス■との位相誤差は

〔０〕となる
。 以下、同様の動作が繰返されて、第１図のデジタルＰＬ
Ｌ回路（ＩＯＡ）は、残留位相誤差なしに、直流的周期
変動を有する入力データにロックし、そのキャプチャー
レンジを拡大することができる。 Ｈ発明の効果 以上詳述のように、本発明によれば、入力デジタル信号
が発生する基本周期に後続する基本周期間に補正制御パ
ルスを発生させて、この期間のみデジタル低域フィルタ
の出力でカウンタの分周比を制御すると共に、入力デジ
タル信号の直流分に応じた直流補正信号をデジタル低域
フィルタの出力信号と合成するようにしたので、量子化
誤差を低減すると共に、入力デジタル信号の直流分を補
正して、追従特性を向上させたデジタルＰＬＬ回路が得
られる。

【図面の簡単な説明】

第１図は本発明によるデジタルＰＬＩ、回路の一実施例
の構成を示すブロック図、第２図は第１図の実施例の要
部の構成を示すブロック図、第３図は第１図の実施例の
量子化誤差低減動作を説明するためのタイムチャート、
第４図は本発明の説明のためのタイムチャート、第５図
及び第６図は本発明の一実施例の要部の動作を説明する
ためのタイムチャート、第７図は第１図の実施例の直流
補正動作を説明するためのタイムチャート、第８図は本
発明の説明のためのタイムチャート、第９図は従来のデ
ジタルＰＬＬ回路の構成例を示すブロック図、第１０図
〜第１２図は従来例の動作を説明するためのタイムチャ
ートである。 （１０＾）はデジタルＰＬＬ回路、（１１）は位相比較
回路、（１２）はデジタル低域フィルタ、（１３）はカ
ウンタ、（１４）は補正制御パルス発生回路、（２１）
は直流分検出回路、（２２）は直流補正カラ＜　　　ｃ
Ｃｔ　　　　（、）口 ＜ｃｘ５ｕ口□□□−〇 □１Ｃつ ＜　　ω　　Ｑ　　ロ ＜　　　Ｉ：Ｑ　　　Ｑ

Claims (1)

1. 【特許請求の範囲】 カウンタと、データ内容に応じて基本周期の所定整数倍
   の間隔で発生する入力デジタル信号及び上記カウンタの
   出力信号が供給され、両信号の位相が比較されるデジタ
   ル位相比較回路と、該デジタル位相比較回路の出力が供
   給されるデジタル低域フィルタとを有し、該デジタル低
   域フィルタの出力信号に応じて上記カウンタの分周比を
   制御するようにしたデジタルＰＬＬ回路において、上記
   入力デジタル信号が発生する基本周期に後続する基本周
   期間に補正制御パルスを発生する補正制御パルス発生回
   路を設け、 上記補正制御パルスの発生期間にのみ上記デジタル低域
   フィルタの出力信号を上記カウンタに供給すると共に、 上記入力デジタル信号の直流分を検出し、その検出出力
   に応じて直流補正信号を発生して上記デジタル低域フィ
   ルタの出力信号と合成するようにしたことを特徴とする
   デジタルＰＬＬ回路。