JPH0526273B2 - - Google Patents
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- Publication number
- JPH0526273B2 JPH0526273B2 JP55128598A JP12859880A JPH0526273B2 JP H0526273 B2 JPH0526273 B2 JP H0526273B2 JP 55128598 A JP55128598 A JP 55128598A JP 12859880 A JP12859880 A JP 12859880A JP H0526273 B2 JPH0526273 B2 JP H0526273B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- intermittent
- output
- circuit
- continuous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は高密度変調されたデータ中の間欠クロ
ツクに同期するクロツクを復調するクロツク復調
回路に関するものである。
ツクに同期するクロツクを復調するクロツク復調
回路に関するものである。
最近高密度デジタル記録の変調方式として、
MFM，M2FM，MNRZI，3PMやインターリー
ブドNRZI等のようにデータ中に自己クロツク情
報をもつものが実用化されている。このような変
調方式のクロツクは連続的には入力されず、間欠
的であるのが一般的であるが、変調されたデータ
を復調するためには、データ中に含まれる間欠的
なクロツクからこれと同期する連続的なクロツク
を復調する必要がある。このため、従来では例え
ばMFMの状態変化点を微分回路で抽出し、この
抽出されたパルスに同期せしめられる位相比較
器、電圧制御発振器を有するフエーズ・ロツク
ド・ループ回路（以下PLL回路と称する）の出
力を間欠パルスでゲートし、このゲートされたパ
ルスをPLL回路の位相比較入力として連続クロ
ツクを復調している。しかし、この復調方式では
間欠クロツクにより比較パルスをゲートして、間
欠的に位相比較を行なつているため、MFM信号
が記録媒体上の傷や伝送系のノイズによる波形の
割れ等により位相比較に悪影響を与え、その結果
再生クロツク周波数にずれが生じる不具合があ
る。
MFM，M2FM，MNRZI，3PMやインターリー
ブドNRZI等のようにデータ中に自己クロツク情
報をもつものが実用化されている。このような変
調方式のクロツクは連続的には入力されず、間欠
的であるのが一般的であるが、変調されたデータ
を復調するためには、データ中に含まれる間欠的
なクロツクからこれと同期する連続的なクロツク
を復調する必要がある。このため、従来では例え
ばMFMの状態変化点を微分回路で抽出し、この
抽出されたパルスに同期せしめられる位相比較
器、電圧制御発振器を有するフエーズ・ロツク
ド・ループ回路（以下PLL回路と称する）の出
力を間欠パルスでゲートし、このゲートされたパ
ルスをPLL回路の位相比較入力として連続クロ
ツクを復調している。しかし、この復調方式では
間欠クロツクにより比較パルスをゲートして、間
欠的に位相比較を行なつているため、MFM信号
が記録媒体上の傷や伝送系のノイズによる波形の
割れ等により位相比較に悪影響を与え、その結果
再生クロツク周波数にずれが生じる不具合があ
る。
本発明の目的は上述した不具合を解決し、デー
タ中の間欠クロツクに同期した連続クロツクを安
定に得られるよう適切に構成したクロツク復調回
路を提供しようとするものである。
タ中の間欠クロツクに同期した連続クロツクを安
定に得られるよう適切に構成したクロツク復調回
路を提供しようとするものである。
本発明は、間欠クロツクを含むデータからこの
間欠クロツクを抜き出す第１クロツク生成手段
と、この間欠クロツクに同期した連続クロツクを
生成する第２クロツク生成手段と、上記間欠クロ
ツクを検出する時間領域を決定するゲート発生手
段と、上記連続クロツクのエツジ部分に基づいて
決定される第１エツジと、上記時間領域内におい
て上記間欠クロツクが検出された場合は上記間欠
クロツクのエツジ部分に基づき決定され、上記間
欠クロツクが検出されない場合は上記連続クロツ
クのエツジ部分に基づき決定される第２のエツジ
とから構成されるクロツクを生成する第３クロツ
ク生成手段と、この第３クロツク生成手段の生成
クロツクと上記連続クロツクとの位相比較を行う
位相比較手段とを備え、この位相比較手段の比較
出力に基づいて上記第２クロツク生成手段を制御
し、上記連続クロツクの発振周波数を変化させる
ようにしたことを特徴とする。
間欠クロツクを抜き出す第１クロツク生成手段
と、この間欠クロツクに同期した連続クロツクを
生成する第２クロツク生成手段と、上記間欠クロ
ツクを検出する時間領域を決定するゲート発生手
段と、上記連続クロツクのエツジ部分に基づいて
決定される第１エツジと、上記時間領域内におい
て上記間欠クロツクが検出された場合は上記間欠
クロツクのエツジ部分に基づき決定され、上記間
欠クロツクが検出されない場合は上記連続クロツ
クのエツジ部分に基づき決定される第２のエツジ
とから構成されるクロツクを生成する第３クロツ
ク生成手段と、この第３クロツク生成手段の生成
クロツクと上記連続クロツクとの位相比較を行う
位相比較手段とを備え、この位相比較手段の比較
出力に基づいて上記第２クロツク生成手段を制御
し、上記連続クロツクの発振周波数を変化させる
ようにしたことを特徴とする。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明のクロツク復調回路の一例の構
成を示すブロツク図である。MFM変調信号のよ
うに間欠クロツクを含む変調信号を微分回路１に
供給し、その微分出力をＤタイプフリツプフロツ
プ（以下Ｄ−Ｆ／Ｆと略記する）２のクロツク入
力端子に供給する。Ｄ−Ｆ／Ｆ２のＤ端子はＬレ
ベルに固定し、出力を遅延回路３を経てＤ−
Ｆ／Ｆ４のクロツク入力端子に供給する。Ｄ−
Ｆ／Ｆ４のＤ端子はＬレベルに固定し、そのＱ出
力をPLL回路５の位相比較器６の一方の入力端
子に供給する。PLL回路５は本例では前記位相
比較器６と、その出力を受ける低域フイルタ７
と、この低域フイルタ７の出力に基いてクロツク
の発信周波数が制御される電圧制御発振器８とで
構成する。電圧制御発振器８の出力は位相比較器
６の他方の入力端子に供給すると共に、微分回路
９に供給して微分し、その微分出力をＤ−Ｆ／Ｆ
２および４のそれぞれのプリセツト端子に供給す
る。また、この電圧制御発振器８の出力は遅延回
路１０を経てＤ−Ｆ／Ｆ２のクリア端子に供給す
ると共に、ORゲート１１の一方の入力端子に供
給する。このORゲート１１の他方の入力端子に
は、Ｄ−Ｆ／Ｆ２の出力を供給し、このORゲ
ート１１の４をＤ−Ｆ／Ｆ４のクリア端子に供給
する。
成を示すブロツク図である。MFM変調信号のよ
うに間欠クロツクを含む変調信号を微分回路１に
供給し、その微分出力をＤタイプフリツプフロツ
プ（以下Ｄ−Ｆ／Ｆと略記する）２のクロツク入
力端子に供給する。Ｄ−Ｆ／Ｆ２のＤ端子はＬレ
ベルに固定し、出力を遅延回路３を経てＤ−
Ｆ／Ｆ４のクロツク入力端子に供給する。Ｄ−
Ｆ／Ｆ４のＤ端子はＬレベルに固定し、そのＱ出
力をPLL回路５の位相比較器６の一方の入力端
子に供給する。PLL回路５は本例では前記位相
比較器６と、その出力を受ける低域フイルタ７
と、この低域フイルタ７の出力に基いてクロツク
の発信周波数が制御される電圧制御発振器８とで
構成する。電圧制御発振器８の出力は位相比較器
６の他方の入力端子に供給すると共に、微分回路
９に供給して微分し、その微分出力をＤ−Ｆ／Ｆ
２および４のそれぞれのプリセツト端子に供給す
る。また、この電圧制御発振器８の出力は遅延回
路１０を経てＤ−Ｆ／Ｆ２のクリア端子に供給す
ると共に、ORゲート１１の一方の入力端子に供
給する。このORゲート１１の他方の入力端子に
は、Ｄ−Ｆ／Ｆ２の出力を供給し、このORゲ
ート１１の４をＤ−Ｆ／Ｆ４のクリア端子に供給
する。
以下第２図Ａ〜Ｈに示す信号波形図を参照しな
がら、第１図に示すクロツク復調回路の動作を説
明する。変調信号として第２図Ｂに示すような信
号が微分回路１に入力すると、その微分出力は第
２図Ｃに示すようになる。一方、第２図Ａに示す
電圧制御発振器８の出力は微分回路９で立上り部
分が切り出されて第２図Ｄに示すようなパルス波
形となり、Ｄ−Ｆ／Ｆ２および４のそれぞれのプ
リセツト端子に供給される。したがつて、これら
Ｄ−Ｆ／Ｆ２および４は微分回路９の微分出力の
立下りすなわち電圧制御発振器８の出力の立上り
に同期してセツトされる。Ｄ−Ｆ／Ｆ２は上記微
分回路９の出力でセツトされた後は、そのクロツ
ク入力端子に供給される微分回路１の出力の立上
りでリセツトされるが、クリア端子には電圧制御
発振器８の出力が遅延回路１０を経て入力されて
いるから、微分回路１の微分出力波形がないとき
は、遅延された電圧制御発生器８の出力の立下り
でリセツトされる。したがつて、Ｄ−Ｆ／Ｆ２の
Ｑ出力は第２図Ｅに示す波形となり、この信号は
電圧制御発振器８の出力との位相を合わせるため
遅延回路３を経て第２図Ｆに示すように遅延され
てＤ−Ｆ／Ｆ４のクロツク入力端子に供給され、
その信号の立上りにおいて微分回路９の微分出力
でＤ−Ｆ／Ｆ２と同様にセツトされたＤ−Ｆ／Ｆ
４をリセツトする。また、Ｄ−Ｆ／Ｆ２の出力
（第２図Ｅ）と電圧制御発振器８の出力（第２図
Ａ）はORゲート１１に供給され、これにより電
圧制御発振器８の出力の立下りに同期した第２図
Ｇに示すような信号がリセツトパルスとしてＤ−
Ｆ／Ｆ４のクリア端子に供給されるから、微分回
路１の微分出力波形がＤ−Ｆ／Ｆ２に入力されな
いときには、このリセツトパルスによりリセツト
される。したがつて、Ｄ−Ｆ／Ｆ４のＱ出力は第
２図Ｈに示す波形となり、この信号がPLL回路
５の位相比較器６に供給され、この信号の立下り
と電圧制御発振器８の出力との位相比較により、
第２図Ｃに示す間欠クロツクと第２図Ａに示す電
圧制御発振器８の出力との位相誤差信号が得られ
る。この位相誤差信号は低域フイルタ７を経て電
圧制御発振器８に入力され、これにより電圧制御
発振器８の出力は間欠クロツクと同期するように
制御される。
がら、第１図に示すクロツク復調回路の動作を説
明する。変調信号として第２図Ｂに示すような信
号が微分回路１に入力すると、その微分出力は第
２図Ｃに示すようになる。一方、第２図Ａに示す
電圧制御発振器８の出力は微分回路９で立上り部
分が切り出されて第２図Ｄに示すようなパルス波
形となり、Ｄ−Ｆ／Ｆ２および４のそれぞれのプ
リセツト端子に供給される。したがつて、これら
Ｄ−Ｆ／Ｆ２および４は微分回路９の微分出力の
立下りすなわち電圧制御発振器８の出力の立上り
に同期してセツトされる。Ｄ−Ｆ／Ｆ２は上記微
分回路９の出力でセツトされた後は、そのクロツ
ク入力端子に供給される微分回路１の出力の立上
りでリセツトされるが、クリア端子には電圧制御
発振器８の出力が遅延回路１０を経て入力されて
いるから、微分回路１の微分出力波形がないとき
は、遅延された電圧制御発生器８の出力の立下り
でリセツトされる。したがつて、Ｄ−Ｆ／Ｆ２の
Ｑ出力は第２図Ｅに示す波形となり、この信号は
電圧制御発振器８の出力との位相を合わせるため
遅延回路３を経て第２図Ｆに示すように遅延され
てＤ−Ｆ／Ｆ４のクロツク入力端子に供給され、
その信号の立上りにおいて微分回路９の微分出力
でＤ−Ｆ／Ｆ２と同様にセツトされたＤ−Ｆ／Ｆ
４をリセツトする。また、Ｄ−Ｆ／Ｆ２の出力
（第２図Ｅ）と電圧制御発振器８の出力（第２図
Ａ）はORゲート１１に供給され、これにより電
圧制御発振器８の出力の立下りに同期した第２図
Ｇに示すような信号がリセツトパルスとしてＤ−
Ｆ／Ｆ４のクリア端子に供給されるから、微分回
路１の微分出力波形がＤ−Ｆ／Ｆ２に入力されな
いときには、このリセツトパルスによりリセツト
される。したがつて、Ｄ−Ｆ／Ｆ４のＱ出力は第
２図Ｈに示す波形となり、この信号がPLL回路
５の位相比較器６に供給され、この信号の立下り
と電圧制御発振器８の出力との位相比較により、
第２図Ｃに示す間欠クロツクと第２図Ａに示す電
圧制御発振器８の出力との位相誤差信号が得られ
る。この位相誤差信号は低域フイルタ７を経て電
圧制御発振器８に入力され、これにより電圧制御
発振器８の出力は間欠クロツクと同期するように
制御される。
上述したところから明らかなように、従来は間
欠クロツクで電圧制御発振器の出力をゲートする
ことにより、間欠的な波形のままで位相比較を行
なつていたが、本実施例においては逆に間欠クロ
ツクが入つてこない場合も見掛上クロツクを入れ
ることにより連続的に位相比較するようにしたも
のである。すなわち、Ｄ−Ｆ／Ｆ２により、間欠
クロツクを検出するゲート信号（第２図Ｅ）を生
成し、微分回路９の微分出力によりセツトされた
Ｄ−Ｆ／Ｆ４は、遅延回路３で遅延されたＤ−
Ｆ／Ｆ２の出力でリセツトされるが、第２図Ｃに
示すクロツク情報がゲート信号範囲内に入つてこ
ない場合には、電圧制御発振器８の出力の立下り
に同期してORゲート１１から発生されるリセツ
トパルスによりリセツトされる。したがつて、ゲ
ート信号範囲内に第２図Ｃに示す間欠クロツク情
報が存在する場合には、この間欠クロツク情報が
位相比較器６の入力として作用するが、それ以外
のときはPLL回路５の出力すなわち電圧制御発
振器８の出力が位相比較器６に入力されることに
なる。
欠クロツクで電圧制御発振器の出力をゲートする
ことにより、間欠的な波形のままで位相比較を行
なつていたが、本実施例においては逆に間欠クロ
ツクが入つてこない場合も見掛上クロツクを入れ
ることにより連続的に位相比較するようにしたも
のである。すなわち、Ｄ−Ｆ／Ｆ２により、間欠
クロツクを検出するゲート信号（第２図Ｅ）を生
成し、微分回路９の微分出力によりセツトされた
Ｄ−Ｆ／Ｆ４は、遅延回路３で遅延されたＤ−
Ｆ／Ｆ２の出力でリセツトされるが、第２図Ｃに
示すクロツク情報がゲート信号範囲内に入つてこ
ない場合には、電圧制御発振器８の出力の立下り
に同期してORゲート１１から発生されるリセツ
トパルスによりリセツトされる。したがつて、ゲ
ート信号範囲内に第２図Ｃに示す間欠クロツク情
報が存在する場合には、この間欠クロツク情報が
位相比較器６の入力として作用するが、それ以外
のときはPLL回路５の出力すなわち電圧制御発
振器８の出力が位相比較器６に入力されることに
なる。
本発明は、間欠クロツクが入つてこない場合で
も見掛上クロツクを入れることにより連続的に位
相比較が行えるようにしたもので、変調信号中に
含まれる間欠クロツクに同期した安定な連続クロ
ツクを復調することができる。
も見掛上クロツクを入れることにより連続的に位
相比較が行えるようにしたもので、変調信号中に
含まれる間欠クロツクに同期した安定な連続クロ
ツクを復調することができる。
なお、本発明は上述した例にのみ限定されるも
のではなく、幾多の変形または変更が可能であ
る。例えば上述した例では記憶手段としてＤ−
Ｆ／Ｆを用いたが、必ずしもこれに限定されるも
のではなく、記憶機能があればどんなレジスター
であつてもよい。
のではなく、幾多の変形または変更が可能であ
る。例えば上述した例では記憶手段としてＤ−
Ｆ／Ｆを用いたが、必ずしもこれに限定されるも
のではなく、記憶機能があればどんなレジスター
であつてもよい。
第１図は本発明のクロツク復調回路の一例の構
成を示すブロツク図、第２図Ａ〜Ｈは同じくその
動作を説明するための信号波形図である。 １，９……微分回路、２，４……Ｄタイプフリ
ツプフロツプ（Ｄ−Ｆ／Ｆ）、３，１０……遅延
回路、５……フエーズ・ロツクド・ループ
（PLL）回路、６……位相比較器、７……低域フ
イルタ、８……電圧制御発振器、１１……ORゲ
ート。
成を示すブロツク図、第２図Ａ〜Ｈは同じくその
動作を説明するための信号波形図である。 １，９……微分回路、２，４……Ｄタイプフリ
ツプフロツプ（Ｄ−Ｆ／Ｆ）、３，１０……遅延
回路、５……フエーズ・ロツクド・ループ
（PLL）回路、６……位相比較器、７……低域フ
イルタ、８……電圧制御発振器、１１……ORゲ
ート。
Claims (1)
- １ 間欠クロツクを含むデータからこの間欠クロ
ツクを抜き出す第１クロツク生成手段と、この間
欠クロツクに同期した連続クロツクを生成する第
２クロツク生成手段と、上記間欠クロツクを検出
する時間領域を決定するゲート発生手段と、上記
連続クロツクのエツジ部分に基づいて決定される
第１のエツジと、上記時間領域内において上記間
欠クロツクが検出された場合は上記間欠クロツク
のエツジ部分に基づき決定され、上記間欠クロツ
クが検出されない場合は上記連続クロツクのエツ
ジ部分に基づき決定される第２のエツジとから構
成されるクロツクを生成する第３クロツク生成手
段と、この第３クロツク生成手段の生成クロツク
と上記連続クロツクとの位相比較を行う位相比較
手段とを備え、この位相比較手段の比較出力に基
づいて上記第２クロツク生成手段を制御し、上記
連続クロツクの発振周波数を変化させるようにし
たことを特徴とするクロツク復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128598A JPS5753811A (en) | 1980-09-18 | 1980-09-18 | Clock demodulating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128598A JPS5753811A (en) | 1980-09-18 | 1980-09-18 | Clock demodulating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753811A JPS5753811A (en) | 1982-03-31 |
| JPH0526273B2 true JPH0526273B2 (ja) | 1993-04-15 |
Family
ID=14988725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55128598A Granted JPS5753811A (en) | 1980-09-18 | 1980-09-18 | Clock demodulating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5753811A (ja) |
-
1980
- 1980-09-18 JP JP55128598A patent/JPS5753811A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5753811A (en) | 1982-03-31 |
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