JPH0770163B2

JPH0770163B2 - 位相同期回路の同期はずれ検出回路

Info

Publication number: JPH0770163B2
Application number: JP62015192A
Authority: JP
Inventors: 瀧一竹内; 昌俊仁科
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-01-27
Filing date: 1987-01-27
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS63184965A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は位相同期回路の同期はずれ検出回路に係り、特
に符号化記録方式でギャップデータが、全て“1"又は特
定パターンである場合、即ち２データビット以上の場合
においても、確実に位相同期回路の同期はずれを検出す
ることが可能な同期はずれ検出回路に関する。

〔従来の技術〕

従来の位相同期回路においては、特開昭58−118014号公
報に開示されている様に、磁気ディスク等に記録媒体か
ら読出したリードデータまたはPLOクロックに同期したV
FO出力に基づいて、NRZI形式のリードデータまたはライ
トデータ作成用クロックを得るために、VFO入力切替回
路と、復調回路に、同期はずれ検出回路40を使用してい
る。即ち、第３図に示す様に、VFO回路20の他に、VFO入
力切換回路10と復調回路30と同期はずれ検出回路40を備
えている。ここで、VFO入力切換回路10は、リード動作
時にはリードデータRDDTを出力し、ライト動作時にはPL
OクロックPLCLKを出力する切換回路である。

VFO回路20は、第３図に示す様に、位相比較器21と低域
濾波器22と電圧制御発振器（以下、VCOと称する）23と
基本クロック回路24とから構成されている。位相比較器
21は、VFO入力切換回路10の出力信号DATA−INとVCO23の
出力信号VCO−OUTとの位相差を検出する。低域濾波器22
は、位相比較器21から出力される位相差信号を受け、そ
の位相差信号を平滑して、検出された位相差に比例する
直流信号を出力する。VCO23は、上記直流信号により発
振周波数を制御し、信号VCO−OUTを出力する。基本クロ
ック回路24は、信号VCO−OUTを受け、それに基づいて、
図示しない他回路におけるデータ処理制御用タイミング
信号を出力する。これらの回路構成により、VFO20は、
記録媒体の走行速度、電源電圧、周囲温度などの変化に
起因するリードデータまたはPLOクロックの周波数変動
に対処するための周波数追従機能と、パターンピークシ
フト、ノイズなどに起因する瞬時的なタイミング変動に
対処するためのジッタ抑圧機能とを備えている。

また、上記VFO回路20は、自走状態から信号DATA−IN信
号へ同期させる時、または信号DATA−INが上記VFO入力
切換回路10により切換る時、短時間で信号DATA−INとの
同期化を完了させるため、高速同期化応答状態に制御さ
れ、同期化が完了すると安定動作を維持するため低速同
期化応答状態に制御する機能も合せ持つ。

復調回路30及び同期はずれ検出回路40は信号VCO−CUTを
基準にしてデータウィンドウ信号を発生し、信号DATA−
INのタイミングによりデータとデータ（若しくはデータ
とクロック）に弁別するデータ弁別機能、データとデー
タ（若しくはデータとクロック）に弁別された信号をNR
ZI形式をリードデータに変換する機能、及びノイズその
他の原因によりPLOクロック信号とのVFO同期がはずれた
ことを検出する機能を備えている。

第４図は、復調回路30と同期はずれ検出回路40の一例を
示す回路図であり、第４図を用いて、特開昭58−118014
号公報に記載されているMFM変調方式における従来の同
期はずれ検出方式について説明する。

第４図に示す様に、VFO入力切換回路10は、アンド回路1
1,12オア回路13から構成されている。このVFO入力切換
回路10は、リード動作時においては、信号RDが“1"とな
り、信号RDDTを信号DATA−INとして出力する。ライト動
作時においては、信号WRが“1"となり、信号PLCLKを信
号DATA−INとして出力する。ここで、信号RDDTは記録媒
体からのリードデータ（ここではMFM形式のリードデー
タ）であり、信号PLCLKにはPLOクロックで１データビッ
ト周期に１パルス発生するものである。

VFO回路20は、１データビット周期で１周期の信号CLKを
出力し、かつデータビット用のウィンドゥ信号DTWDを出
力する。

復調回路30は、フリップフロップ33,34から構成され、
信号DATA−INを入力とし、NRZI形式のリードデータRDD
を出力するものである。

同期はずれ検出回路40は、アンド回路42とフリップフロ
ップ43から構成されている。

次に、第４図に示す回路の動作を第５図と第６図に示す
ライト動作を例にして説明する。第５図は、ライト動作
における動作タイミングを示す。同図において、最上段
はディスク面上のトラックフォーマットを示す。GAP1は
リードデータのための時間補償やVFOの同期等のための
全て“0"の領域である。

ライト動作は次のように行なわれる。

（イ）まず信号WRを“1"にして、信号PLCLKを信号DAT
A−INとして選択しVFO回路20に与える。同時に同期化制
御信号VFOFSを“1"にして高速同期化状態に回路を設定
する。これにより、VFO回路は信号PLCLKに同期するため
の動作サイクルに入る。

（ロ）一定時間経過後、VFO回路20が信号PLCLKに同期
すると、同期化制御信号VFOFSを“0"にする。同期化が
完了したときの各部の信号の位相関係は第６図により後
述される。

（ハ）記録媒体に書込みを開始させるため、信号WRGA
TEを“1"にする。必要なデータが書込まれれば、ライト
動作は終了する。

第６図は上述した同期化過程における第４図に示す回路
の各部の信号タイミングを示す。同図においてVFOFSが
“1"の間にVFO回路20は、信号PLCLKに対する同期化を完
了する。これによって、信号DTWDが“0"の時信号DATA−
INの立上り、すなわち信号PLCLKの立下りが来るように
なり、フリップフロップ33の出力RDDoは“0"になる。
尚、信号DTWDが“1"の時信号DATA−INの立上りが来た場
合は出力RDDoは“1"になり、信号DTWDが“1"の時、信号
DATA−INの立上りを検出できる位相を維持することがで
きる。また、信号CLKは信号DTWDに対し180゜の位相差を
維持する。尚、リード動作時においては、上記信号DTWD
が“0"時の信号DATA−INの立上りタイミングはリードデ
ータ“0"に対応し、信号DTWDが“1"時はリードデータ
“1"に対応する。次にFF回路34は信号RDDoと信号CLKと
からNRZI形式のリードデータRDD信号を生成する。

以上のように、VFO回路20が信号PLCLKに同期していれば
リードデータRDDは常に“0"を選出することになる。そ
こで、VFO回路20が同期はずれを起した場合、信号DATA
−INの立上りが信号DTWDの“1"の所に来るため、FF回路
33の出力信号RDDoは“1"パルスを生じる。信号RDDoの
“1"パルスはFF回路34の端子Ｄに入力され、FF回路34は
リードデータRDDに“1"を出力する。この信号“1"はア
ンド回路42を通り、フリップフロップ43をオンにセット
する。その結果、信号PHERRは“1"となって、ライト動
作における同期はずれが検出できる。

〔発明が解決しようとする問題点〕上記した従来技術は、記録方式がMFM変調記録方式で、
かつ、第５図のGAP1領域のデータが全て“0"の場合しか
配慮されておらず、符号化記録方式、たとえば２ツウ
（TO）７記録方式、１ツウ（TO）７記録方式等で、上記
GAP1領域のデータ全て“1"または特殊な特定パターン
等、すなわち第２図におけるPLCLKの様に２データビッ
ト周期以上のPLOクロックの場合、復調回路も異なり、R
DD信号も“0"にならない場合が発生する。その場合、従
来技術は適用できないと、いう問題点があった。

本発明の目的は、PLOクロックの周期が２データビット
以上となる記録方式によるVFO回路においても、同期は
ずれが確実に検出できるVFO同期はずれ検出回路を提供
することにある。

〔問題点を解決するための手段〕

本発明の位相同期回路の周期はずれ検出回路は、PLOク
ロックとリードデータを入力とし、データ処理制御用タ
イミング信号を発生する位相同期回路（VFO回路）に適
用されるものであり、次の特徴を有している。すなわ
ち、上記データ制御用タイミング信号に基づいて、VFO
回路が同期状態にあるときPLOクロックのビット“1"と
次のビット“1"の中間でビット“1"となり、かつVFO回
路が非同期状態にあるときPLOクロックのビット“1"と
重なるタイミングでビット“1"となる同期はずれ検出信
号を生成する第１の手段と、上記同期はずれ検出信号と
PLOクロックが共にビット“1"のとき、VFO回路が同期は
ずれ状態にあると認識してエラー信号を出力する第２の
手段を備えたことを特徴としている。

〔作用〕

本発明の同期はずれ検出回路は、従来技術の様に、復調
回路の出力信号を使用せず、VFO回路の出力であるデー
タ処理制御用タイミング信号より同期はずれ検出信号を
生成し、同期はずれ検出信号の出力タイミングにおいて
PLOクロックの立上りが来た場合に、エラー信号を“1"
にする様動作する。従って、復調回路の出力信号を使用
する必要が無い為、符号化記録方式でGAP中のデータが
“1"または特定パターン、すなわちPLOクロックの周期
が２データビット以上の場合でも、VFO回路の同期はず
れが確実に検出できる。

〔実施例〕

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。

第１図は本発明の一実施例を示すVFO同期はずれ検出回
路の回路図、第２図は第１図に示す実施例の動作タイム
チャートである。第１図に示す様に、VFO入力切換回路1
0は第４図に示す従来例と同様の構成を有し、AND回路1
1,12とOR回路13とから構成されている。VFO回路20も従
来例と同様である。復調回路30′は、データ弁別回路31
とNRZI変換回路32とから構成されている。同期はずれ検
出回路40′は、本実施例の特徴部分であり、AND回路53,
55とFF回路54,41とインバータ回路51,52とから構成され
ている。ここで、検出タイミング発生回路50は、同期は
ずれ検出回路40′の中に存在している。次に、第１図の
回路の動作を第２図及び第５図に示すライト動作を例に
して説明する。第５図は、従来技術の説明で記述の通
り、ライト動作における動作タイミングを示す図であ
る。まず、信号WR及び同期化制御信号VFOVSを“1"にし
て、VFO回路を信号PLCLKに同期させ、同期化後同期化制
御信号VFOFSを“0"にして、その後信号WRGATEを“1"に
し、データを記録媒体に書込む。

第２図は、上述した同期化過程における第１図の回路の
各部の信号タイミングを示す図である。同図において、
信号PLCLKのパルス周期は従来技術では不可能な、２デ
ータビット周期の場合であり、これを用いて第１図に示
す実施例について説明する。尚、復調回路の説明は、本
発明での検出回路では出力信号を使用する必要が無い為
省略する。まず、信号WRが“1"になると、信号PLCLKはA
ND回路12とOR回路13を通り、信号DATA−INとなり、VFO
回路20に入る。また、同時に同期化制御信号VFOFSも
“1"となるので、VFO回路20は高速同期化状態でPLOクロ
ックに同期する。一方同期化制御信号VFOFSが“1"とな
ると、同期化制御信号VFOFSがインバータ回路52を通
り、また信号WR（“1"）がアンバータ回路51を通り、そ
れぞれがAND回路53のゲートを開く。そこで、信号PLCLK
が最初のビット“1"の時の如く、FF回路54の“1"出力側
のHALFFが“1"のタイミングで来た場合、FF回路54の
“0"出力側の“0"と信号DATA−INの“0"とでAND回路53
の一致が取れ、信号INTRSTとしてFF回路54の端子Ｒに
“1"が入力され、回路54をリセット状態にする。

次に、複数のデータ処理制御用タイミング信号CLKA,CLK
B,CLKC,CLKDのうち、信号CLKCの立上りエッジによりフ
リップフロップ回路54は反転し、信号HALFFは“1"とな
る。また、次の信号CLKCの立上りエッジでフリップフロ
ップ回路54は反転し、信号HALFFは“0"に変化する。次
にPLOクロック、PLCLKのビット“1"が来た時（第２図に
示す期間（イ）のPLCLK信号の２番目のビットが“1"の
場合）は、信号HALFFが“0"の為、AND回路53は一致が取
れず、フリップフロップ回路54は次のデータ処理制御用
信号CLKCまで保持する。以上のように、同期化制御信号
VFOFSが“1"の間にVFO出力に同期した信号HALFFとVFO回
路入力信号であるPLOクロックPLCLKとの位相が合うよう
フリップフロップ回路54を初期化する。

その後、VFO回路20がPLOクロックPLCLKに同期すると、V
FOFSが“0"となり、信号WRGATEが“1"になるとAND回路5
5のゲートが開き、信号HALFFが“1"でかつデータ処理制
御用タイミング信号CLKDが“1"の間のみ、検出タイミン
グ信号CKTIMEが“1"になる。そこで、VFO回路20がPLOク
ロックPLCLKに正常に同期していれば、信号DATA−INの
立下り時、すなわち第２図に示す期間（イ）のPLCLKの
３番目のビットの“１“の立上り時には、検出タイミン
グ信号CKTIMEは“0"であるため、フリップフロップ回路
41はセットされず、その出力信号PHERRは常に“0"とな
り正常状態を表す。

しかし、VFO回路20の同期がはずれた場合、VFO回路内の
VCOの発振周波数が変化し、データ処理制御用タイミン
グ信号CLKA,CLKB,CLKC,CLKD及びHALFFの周期，位相も変
化し、第２図の期間（ロ）に示すごとく、検出タイミン
グ信号CKTIMEが“1"の時に信号DATA−INの立下りが来る
というタイミングになる。すると、検出タイミング信号
CKTIMEの“1"と信号DATA−INの立下りエッジにて、フリ
ップフロップ回路41をセットして、その出力信号PHERR
は“1"となり、ライト動作時における、VFO回路20の同
期ばすれを、復調回路30′と無関係に検出することがで
きる。

〔発明の効果〕

本発明によれば、復調回路の出力を用いることなく、VF
O回路の出力であるデータ処理制御用タイミング信号よ
り生成される同期はずれ検出信号と、PLOクロックを直
接比較することができるので、符号化記録方式でGAP1領
域が特定パターン、すなわちPLOクロックが２データビ
ット周期以上となる記録方式のVFO回路の同期はすれ
も、特別な回路部品を用いることなく、正確に検出する
ことができる。

【図面の簡単な説明】

第１図は本発明に係る位相同期回路の同期はずれ検出回
路の一実施例を示すブロック図、第２図は第１図に示す
実施例の動作を示すタイムチャート、第３図は従来技術
による位相同期回路及びその周辺回路の構成を示すブロ
ック図、第４図は従来の同期はずれ検出回路の回路図、
第５図はデータライト時における位相同期回路の動作を
示すタイムチャート、第６図は第４図に示す従来の同期
はずれ検出回路の動作を示すタイムチャートである。 10……VFO入力切換回路、20……位相同期VFO回路、30,3
0′……復調回路、40,40′……同期はずれ検出回路、50
……検出タイミング発生回路、11,12,42,53,55……アン
ド回路、33,34,41,43,54……フリップフロップ回路、13
……オア回路、51,52……インバータ回路、21……位相
比較器、22……低域濾波器、23……電圧制御発振器（VC
O）、24……基本クロック回路、31……データ弁別回
路、32……NRZI変換回路。

Claims

【特許請求の範囲】

【請求項１】PLOクロックとリードデータを入力とし、
データ処理制御用タイミング信号を発生する位相同期回
路において、上記データ制御用タイミング信号に基づいて、位相同期
回路が同期状態にあるときPLOクロックのビット“1"と
次のビット“1"の中間でビット“1"となり、かつ位相同
期回路が非同期状態にあるときPLOクロックのビット
“1"と重なるタイミングでビット“1"となる同期はずれ
検出信号を生成する第１の手段と、上記同期はずれ検出信号とPLOクロックが共にビット
“1"のとき、位相同期回路が同期はずれ状態にあると認
識してエラー信号を出力する第２の手段とを備えたこと
を特徴とする位相同期回路の同期はずれ検出回路。