JPH0453070A - ディジタル信号再生装置のクロック発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号再生装置に備えられ、各部に
供給するためのクロック信号を発生するクロック発生装
置に関するものである。

〔従来の技術〕

従来のディジタル信号再生装置は、第７図に示す構成を
有しており、磁気テープ５５から取り出したディジタル
信号を以下のように処理することにより、アナログ信号
として出力している。

即ち、磁気テープ５５に記録されている信号を磁気ヘッ
ド４１により電気信号として取り出し、ヘッドアンプ４
２にて増幅する。次に、ヘッドアンプ４２の出力信号の
高域成分をＬＰＦ　（１ｏｗｐａｓｓ　　ｆ　ｉ　１ｔ
ｅｒ）４３にて除去した後トランスバーサルフィルタ４
４でアイパターンを開かせる。次に、積分回路４５にて
低域のジッタ成分を取り除く。積分回路４５の出力は二
手に別れ、一方は位相比較回路５０へ入力され、他方は
復、調回路４６へ入力される。

位相比較回路５０へ入力された信号は、ＰＬＬ（ｐｈａ
ｓｅ　　Ｉｏｃｋｅａ　　１ｏｏｐ）方式でクロック信
号を発生させるためのＶＣＯ（ｖｏｌｔａｇｅ　　ｃｏ
ｎｔｒｏｌＩｅｃｌ　　ｏｓｃｉｌｌａｔｏｒ）５２の
出力と位相比較され、位相比較回路５０は両者の位相差
に応じた直流電圧を出力する。この信号はＬＰＦ５１に
より高域のノイズ成分が取り除かれてＶＣＯ５２へ供給
され、■Ｃ０５２はＬＰＦ５１からの入力信号に基づい
てクロック信号を発振する。このクロック信号は分周回
路５３にて分周され、復調回路４６およびメモリ４７の
クロック信号として供給される。

一方、積分回路４５から出力される信号は、記録時に、
記録に適した信号とするため符号長が一定の帯域内に収
まるように変調されており、この信ぢは、復調回路４６
にて復調された後、メモリ４７に書き込まれる。このと
きの書込みタイミングは、分周回路５３から供給される
クロック信号によって設定される。メモリ４７に書き込
まれたデータは、クロック発振回路５４が発振するクロ
ック信号によって読み出される。

分周回路５３により生成されたりし１ンク信号は磁気ヘ
ッド４１によっ゛て磁気テープ５５から取り出された信
号によって作られる。従って、テープ走行が不安定であ
ったり、回転Ｊ°る磁気ヘッド４１により磁気テープ５
５が振動するいわゆる、たたき等によりジッタが生じた
場合、そのジッタを持った信号とＶＣＯ５２出力信号と
で位相比較回路５０において位相比較されるため、ＶＣ
Ｏ５２出力信月がジッタを持った信号に合わせようとし
てしまい、その結果、ジッタを含んでしまう。そして、
ＶＣＯ５２出力信号を分周する分周回路５３の出力信号
もジッタを含んでし７まう。

これに対し、クロック発振回路５４は専用のクリスタル
発振子等で発振を行うため、磁気ヘッド４１からのジッ
タとは無関係りこ発振を行っている。従って、メモリ４
７から読み出された信閃は、ジッタとは無関係な信号に
することがてきる。これにより、再生信号に含まれるデ
ータやクロック信号のジッタ成分が取り除かれ、再生信
号は、誤り訂正回路４８で誤り訂正符号から通常のディ
ジタル信号に戻され、Ｄ／Ａ変換回路４９を経てアナロ
グ信号として出力される。

〔発明が解決しようとする課題〕

ところが、上記従来の構成では、磁気テープ５５に記録
するクロック信号は、映像系の信号によって決定される
ものであるのに対し、クロック発振回路５４によって発
振されるクロック信号は、Ｄ／Ａ変換回路４９で変換さ
れる際のクロック周波数により決定されるため、両者の
間で位相の一致しない場合が生じる。

例えば、業務用ハイビジョンＶＴＲでは、磁気テープ５
５に記録される信号は輝度信号により決まり、（走査線
数）×（水平同期周波数）−１４４０（本）ｘ３３．７
５（ｋ七）　−４８，６（ＭＨｚ）となる。これはＶＣ
Ｏ５２出力信号の周波数であり、ディジタル信号の変調
方式が８−１４変調であるから、分周回路５３では１／
１４に分周され、３．４７Ｍ七となる。

これに対し、クロック発振回路５４の発振周波数は、オ
ーディオ信号の場合、（チャンネル数）×（ビット数）
×（サンプリング周波数）−２ｃｈ×１６ビツトＸ４８
　ｋＨｚ＝１．５３６Ｍ七の整数倍となる。これは、Ｄ
／Ａ変換回路４９でアナログ信号に戻される前に種々の
信号処理をするためであって、例えば１．５３６ＭＨｚ
の３倍とすると、４、（ｉ１Ｍ七となる。この４．６１
Ｍ七と上記の３．４７ＭＨｚとでは位相は一致せず、第
８図に示すように、クロックの立ち上がりまたは立ち下
がりの一致する点Ｐが生じる。そして、メモリ４７への
書込み信号、読出し信号、アウトプットイネーブル、ラ
イトイネーブルおよびアドレスは、何れも−Ｆ記のクロ
ックから作成しているため、書込みデータと読出しデー
タとの重なりや、メモリ４７が複数の場合にメモリ読み
出しのずれが生じてしまう。従って、このときに、ディ
ジタル信号再生装置の再生信号にジッタが生じるという
問題点を有している。

〔課題を解決するだめの手段〕

本発明のディジタル信号再生装置のクロック発生装置は
、Ｌ記の課題を解決するために、記録媒体に記録されて
いる信号から取り出された再生クロック信号と対応する
クロック信号をクロック信号発振手段にて発振し、この
発振クロック信号を上記の再生クロック信号と同位相で
供給するディジタル信号再生装置のクロック発生装置に
おいて、以下の手段を講じている。

即ち、上記の再生クロック信号と発振クロック信号との
位相差を検出する位相差検出手段と、発振クロック信号
の周波数を変化させる周波数変更手段と、位相差検出手
段にて検出された位相差に基づいて、再生クロック信号
と発振クロック信号とが同位相となるように、周波数変
更手段を制御する周波数変更制御手段とを備えている。

〔作　用〕

上記の構成によれば、位相差検出手段は、再生クロック
信号と発振クロック信号との位相差を検出し、周波数変
更手段は、位相差検出手段にて検出された位相差に基づ
いて、再生クロック信号と発振クロック信号とが同位相
となるように、周波数変更手段を制御する。これにより
、再生クロック信号と発振クロック信号との位相を一致
させることができる。

〔実施例〕

本発明の一実施例を第１図ないし第６図に基づいて以下
に説明する。尚、説明の便宜上、第１図において、前記
の第７図に示した手段と同一の機能を有する手段には同
一の符号を付記し、その説明を省略している。

本発明に係るディジタル信号再生装置のクロック発生装
置は、第１図に示すように、発振回路１と、周波数変更
手段としての分周回路２と、分周回路３・９と、周波数
変更制御手段を構成するりセット回路４、ラッチ回路７
・８および遅延回路３２と、位相差検出手段を構成する
排他的論理和回路（以下、ＸＯＲと称する）５およびＡ
ＮＤ回路６とを備えている。

発振回路１は電磁変換系の性能により決定される周波数
の基準信号を発振するようになっており、本実施例にお
いては上記の基準信号の周波数が４６ＭＨｚに設定され
ている。

分周回路３は、第２図に示すように、４個のＴフリップ
フロップ（以下、Ｔ−ＦＦと称する）１０〜１３とＡＮ
Ｄ回路３３とからなり、発振回路１から供給される４６
ＭＨｚの基準信号を１／１０に分周して、メモリ４７、
誤り訂正回路４８およびＤ／Ａ変換回路４９へ４．６Ｍ
）Ｉｚの発振クロック信号を供給するものである。この
ｔ６ＭＨｚという周波数は、Ｄ／Ａ変換回路４９が４８
ＭＩＩＺのサンプリング周波数で、１６ｂｉｔ、２ｃｈ
の信号としてディジタル信号をアナログ信号に変換する
ことを想定して決定される周波数１．５４　ＭＨｚの３
倍の周波数であり、第１図に示すディジタル信号再生装
置では、上記の４．６　Ｍ　Ｈｚのクロック信号により
種々のディジタル信号処理を行うようになっている。

上記のＴ−ＦＦＩＯの入力端子Ｔには発振回路１の出力
が入力され、Ｔ−ＦＦ１０の出力端子ＱはＴ−ＦＦＩＩ
の入力端子ＴおよびＡＮＤ回路３３の一方の入力端子と
接続されている。Ｔ−ＦＦ１１の出力端子ＱはＴ−ＦＦ
１２の入力端子Ｔと接続され、Ｔ−ＦＦ１２の出力端子
ＱはＴ−ＦＦ１３の入力端子ＴおよびＡＮＤ回路３３の
他方の入力端子と接続されている。Ｔ−ＦＦ１３の出力
端子Ｑは第１図に示すメモリ４７、誤り訂正回路４８お
よびＤ／Ａ変換回路４９と接続されている。また、Ｔ−
ＦＦ１４〜１８のリセット入力端子ＲにはＡＮＤ回路３
３の出力端子が接続されている。

分周回路２は、５個のＴ−ＦＦ１４〜１８がらなり、発
振回路１から供給される４６ＭＨｚの基準信号を１／１
４に分周して、メモリ４７および復調回路４６へ３．３
　Ｍ　Ｈｚの発振クロック信号を供給するものである。

この３．３ＭＨｚという周波数は、復調回路４６で８／
１４復調を行うことを考慮して設定されている。上記の
Ｔ−ＦＦ１４〜１８は、２個１７）ＡＮＤ回路１９−２
０および２個のスイッチ２２・２３からなるリセット回
路４と接続されている。ＡＮＤ回路１９の３個の入力端
子には、Ｔ−Ｆ　Ｆ　１４・１５・１６の出力端子Ｑが
個々に接続され゛でいる。ＡＮＤ回路２００２個の入力
端子には、Ｔ−ＦＦ１５１６の出力端子Ｑが個々に接続
されこいる。ＡＮＤ回路１９の出力端子はスイッチ２２
・２３の入力端子２２ａ・２３ａと接続され、ＡＮＤ回
路２０の出力端子はスイッチ２２の入力端子２２ｂと接
続され、スイッチ２３の入力端子２３ｂはＴ−ＦＦ１７
の出力端子Ｑと接続されている。スイッチ２２・２３の
両出力端了２２ｃｍ２３ｃは共にＴ−ＦＦ１４〜１７の
各リセット入力端子Ｒと接続されている。

スイッチ２２の制御入力端子２２ｄにはう・ノチ回路７
の出力が入力され、スイッチ２３の制御入力端子２３ｄ
にはラッチ回路８の出力が入力されている。また、’１
ＦＦ１４の出力端子ＱはＴ−ＦＦ１５の入力端子１゛と
接続され、Ｔ−ＦＦ１５の出力端子ＱはＴ−ＦＦ１６の
入力端子Ｔと接続され、Ｔ−ＦＦ１６の出力端子ＱはＴ
　−、、、Ｆ　Ｆ　１７・１８の入力端子１′と接続さ
れている。さらに、１″ＦＦ１８の出力端子Ｑは、Ｘ　
ＯＲ５およびＡ、Ｎ１０回路６の一方の入力端子と、第
１し１に刀くすメモリ４７および復調回路４６とに接続
、されている。

、ｈ記のスイッチ２２・２３ば、制御入力端子２２ｄ・
２３（１へ入力されろう・ソチ回路′７・Ｂの出力信号
によって切り換えられ、う・ノチ回路７・８の出力信号
が１″のときに、それぞれ、出力端子２２ｃ・２３Ｃが
入力端子２２ｂ・２３ｂ側・＼切り換えられ、ランチ回
路７・８の出力信号が°′Ｏ”のときに、それぞれ、出
力端子２２（、・２３ｃが入力端子２２ａ・２３ａ側へ
切り換えられるようになっている。従、って、Ｔ−ＦＦ
１４−ＩＴは、ラッチ回路７あるいはランチ回路８の出
力信号によりリセットのタイミングが変更されるように
なっている。

第１回に示す分周回路９は））■−５Ｌ方式により再生
信号から作成されたＶＣＯ５２出力のりＤ−７り信号を
１／１４に分周し、第４図に示ず再生クロック信号にと
してＸ　ＯＲ５およびラッチ回路７・８へ供給するよう
になっている。

ラッチ回路７は、第２図に示すように、４個のＮＡＮＤ
回路２４〜２７から構成されており、分周回路９から出
力される再生クロック信号ｋをクロック信号とし、再生
クロック信号ｋが“０”のときにはＡＮＤ回路６の出力
が′”０”となる直前の状態を出力に保持する一方、再
生クロック信号ｋが１″のときにはＡ、　Ｎ　Ｄ回路６
の出力をそのまま出力するようになっている。ＮＡＮＤ
回路２４の一力“の入力端子にはＡＮＤ回路６の出力が
入力され、ＮＡＮＤ回路２４・２６の他方の入力端子に
は、上記の再生クロック信号ｋが入力されるようになっ
ている。Ｎ　Ａ、　Ｎ　Ｄ回路２４の出力端子はＮ　Ａ
、　Ｎ　Ｄ回路２５・２６の一方の入力端子と接続され
、ＮＡＮＤ回路２５の他方の入力端子はＮＡ　Ｎ　Ｄ回
路２７の出力端子と接続されている。ＮＡＮＤ回路２７
の一方の入力端子はＮＡＮＤ回路２５の出力端子と接続
され、他方の入力端子はＮＡＮＤ回路２６の出力端子と
接続されている。ＮＡＮＤ回路２５の出力端子はスイッ
チ２２０制御入力端子２２ｄと接続されている。

ラッチ回路８は、４個のＮＯＲ回路２８〜３１から構成
されており、分周回路９から出力される再生クロック信
号ｋをクロック信号とし、」−記のラッチ回路７とは逆
に、再生クロック信号ｋが０”のときにはＡＮＤ回路６
の出力をそのまま出力する一方、再生クロック信号ｋが
“１”のときにはＡＮＤ回路６の出力が“１”となる直
前の状態を出力に保持するようになっている。上−記の
ＮＯＲ回路２８の一方の入力端子にはＡＮＤ回路６の出
力が入力され、ＮＯＲ回路２８・３０の他方の入力端子
には、１−記の再生クロツタ信号ｋが遅延回路３２を介
して入力されるようになっている。ＮＯＲ回路２８の出
力端子はＮＯＲ回路２９・３０の一方の入力端子と接続
され、ＮＯＲ回路２９の他方の入力端子はＮＯＲ回路３
１の出力端子が接続されている。ＮＯＲ回路３１の一方
の入力端子はＮＯＲ回路２９の出力端子と接続され、他
方の入力端子はＮＯＲ回路３０の出力端子と接続されて
いる。ＮＯＲ回路２９の出力端子はスイッチ２３の制御
入力端子２３ｄと接続されている。

遅延回路３２は、ＡＮＤ回路６の出力信号が再生クロッ
ク信号ｋから作成されるためにこの再生りＩ７ツク信号
ｋに対して遅れを生しることの対策として、再生クロッ
ク信号ｋを若干遅らせるものである。

上記の構成において、発振回路１では、第３図に示す４
．６　Ｍ　Ｈｚの信号ａが発振され、この発振回路１出
力信号ａは分周回路２・３へ供給される。分周回路３で
は、先ず、Ｔ−ＦＦＩＯが発振回路１出力信号ａの立ち
下がりで発振回路１出力信号ａを１／２に分周し、同図
に示す信号すを出力端子Ｑから′丁−ＦＦＩＩとＡＮＤ
回路３３とに出力する。Ｔ−ＦＦＩＩは、Ｔ−ＦＦＩＯ
出力信号すを１／２に分周し２、同図に示す信号ＣをＴ
−ＦＦ１２へ出力する。この１−ＦＦ１．１出力体号Ｃ
ばさらにＴ−ＦＦ１２で１／２に分周されてＡＮＤ回路
３３とＴ−ＦＦ１．３とに供給される。このとき、Ｔ−
ＦＦ１２の出力がパ１”になると、即座にＡＮＤ回路３
３の出力が１”°となり、ＴＦＦＩＯ〜１２のリセット
が働き、再び最初からカウントが開始される。従って、
Ｔ−ＦＦ１２の出力は同図に示す’１ＦＦ１２出力信号
ｄ出力体。このＴ−ＦＦ１２出力仁号ｄはＴ”−ＦＦ１
３Ｑ：供給され、１／２に分周されることにより同図に
示ずＴ−ＦＦ１３出力信号ｅとなる。以−Ｌのよ・うに
して、分周回路３からは発振回路１出力信号ａを１／１
０に分周した４、６ＭＨｚのり１コック信号が得られ、
このクロック信号は、第１図に示すメモリ４７、誤り訂
正回路４８およびＤ／Ａ変換回路４９へ供給される。

分周回路２では、Ｔ’−ＦＦ１４〜１６が各入力端子′
Ｉ゛に供給される発振回路１出力信号ａを１／２に分周
する。従って、Ｔ−ＦＦ１４・１りの各出力端子Ｑから
の出力は、第４図に示すように、それぞれ、１−ＦＦ１
４出力信号ｇ、′１゛−ＦＦＩ５出力信号りとなる。こ
こで、スイッチ２２・２３の出力端子２２ｃ・２３ｃが
入力端子２２ａ・２３ａ側に切り換えられているときに
は、ＡＮＤ回路１９の出力がＴ−ＦＦ１４〜１７の各リ
セット入力端子Ｒに入力されている状態であるから、Ｔ
−ＦＦ１６からの出力信号は第４図に示すＴ・ＦＦ１６
出力信出力上なる。このＴ−ＦＦ１６出力信出力上Ｔ−
ＦＦ１．８へ入力されて１／２に分周されることにより
、Ｔ−ＦＦ１Ｂからは、同図に示すＴ−ＦＦ１８出力信
出力色得られる。以上のようにして、分周回路２からは
発振回路１出力信号ａを１／１４に分周した３、３ＭＨ
ｚのクロック信号が得られ、このクロック信号は、Ｘ０
Ｒ５およびＡＮＤ回路６の一方の入力端子と、第１図に
示すメモリ４７および復調回路４６へ発振クロック信号
として供給される。

Ｘ０Ｒ５では、Ｔ−ＦＦ１８出力信出力色、分周回路９
から供給される再生クロック信号にとの位相を比較し、
両者に位相差が生じている場合には“１”となる出力信
号をＡＮＤ回路６へ出力する。

ここで、例えば再生クロック信号ｋに対してＴＦＦ１８
出力信号ｊが進んでいる場合、Ｘ０Ｒ５からは第４図に
示すＸ０Ｒ５出力信号ｌが得られる。ＡＮＤ回路６では
、Ｘ０Ｒ５出力信号ｌと上記のＴ−ＦＦ１８出力信出力
色を入力することにより、同図に示すＡＮＤ回路６出力
信号ｍをラッチ回路７・８に出力する。ラッチ回路７は
、分周回路９から出力される再生クロック信号ｋが°。

０”のときにはＡＮＤ回路６出力信号ｍがパ０”となる
直前の状態を出力に保持する一方、再生クロック信号ｋ
が１″のときにはＡＮＤ回路６出力信号ｍをそのまま出
力する。第４図において、再生クロック信号ｋが“１”
の期間、ＡＮＤ回路６出力信号ｍは全て“０”であり、
この期間、ラッチ回路７出力信号ｎは０”となる。また
、再生クロック信号ｋが“０″の期間において、ＡＮＤ
回路６出力信号ｍが°゛０″となる直前のラッチ回路７
の出力は“０”であるから、この期間もラッチ回路７出
力信号ｎは“′０”となる。従って、ラッチ回路７出力
信号ｎは全て“Ｏ゛となる。これに対し、ラッチ回路８
は、再生クロック信号ｋが“０“のときにはＡＮＤ回路
６出力信号ｍをそのまま出力する一方、再生クロック信
号ｋが“工”のときにはＡＮＤ回路６出力信号ｍが“１
”となる直前の状態を出力に保持する。従って、ラッチ
回路８からは同図に示すラッチ回路８出力信号０が得ら
れる。

一方、第５図に示すように、再生クロック信号ｋに対し
て１−ＦＦ１Ｂ出力信号ｊが遅れている場合、Ｘ０Ｒ５
の出力は同図に示すＸ０Ｒ５出力信号ｒとなり、ＡＮＤ
回路６の出力信号は同図に示すＡＮＤ回路６出力信号Ｓ
となる。従って、ラッチ回路７からは同図に示すラッチ
回路７出力信号ｔが得られ、ラッチ回路８からは同図に
示すように全て０”のラッチ回路８出力信号Ｕが得られ
る。

以上のように、再生クロック信号ｋに対してＴ−ＦＦ　
１８出力信号ｊが進んでいる場合には、ランチ回路８の
出力にラッチ回路８出力信号０が発生し、再生クロック
信号ｋに対してＴ−ＦＦ１Ｂ出力信号ｊが遅れている場
合には、ラッチ回路７の出力にラッチ回路７出力信号り
が発生する。これら、ラッチ回路７・８の出力信号ｔ−
ｏは、それぞれ、リセット回１４におけるスイッチ２２
・２３の制御入力端子２２ｄ・２３ｄへ入力され、これ
によって以下のように、スイッチ２２・２３の切り換え
、即ちＴ−ＦＦ１４〜１７のリセットタイミングの制御
か行われる。

先ず、第５図に示す再生クロック信号ｋ”に対してＴ−
ＦＦ１Ｂの出力の位相が進んでいる場合には、スイッチ
２３の制御入力端子２３ｄへ入力されるラッチ回路８出
力信号０によって出力端子２３ｃが入力端子２３ｂ側へ
切り換えられる。これにより、Ｔ−ＦＦ１７の出力信号
がリセット信号としてＴ−ＦＦ１４〜１７へ入力される
。ＴＦＦ１７は、同図に示すＴ−ＦＦ１６出力信号ｉ“
を１／２分周しており、Ｔ−ＦＦ１７の出力信月が“°
Ｏ”の状態から＋１１　ＩＩの状態になるとリセットが
かかり、同図に示すＴ−ＦＦ１７出力信出力歪出力する
。また、’１ＦＦ１６から得られるＴＦＦＩ６出力信号
ｉ°はＴ−ＦＦ１８によって１／２分周されて出力され
るが、Ｔ−ＦＦ１Ｂは上記のＴ−ＦＦ１７出力信号■に
よってリセットされるため、Ｔ−ＦＦ１８からは、再生
クロック信号ｋ“と位相の合ったＴ−ＦＦ１８出力信号
ｊ゛が得られる。

上記の動作において、Ｔ−ＦＦ１８出力信号ｊ′は、先
ず、発振回路ｌ出力信号ａを１／１４分周したものとな
り、Ｔ−ＦＦ１８がリセットされた後、ｌ／１６分周さ
れて位相を発振回路１出力信号ａの１周期分合わせたも
のとなり、次のリセットまでは再び１／１４分周したも
のとなり、その後のリセットで１／１６分周したものと
なって再往クロック信号に′と位相が一致するものとな
っている。この場合、Ｔ−ＦＦ１Ｂ出力信号ｊ゛のデユ
ーティが５０％からずれているが、復調回路４６および
メモリ４７は立ち上がりエツジで動作するものであるた
め、上記の状態でも問題なく利用できる。尚、５０％の
デユーティが必要な場合は、発振回路１の周波数を２倍
にして、Ｔ−ＦＦ１８の後段にもう１段、Ｔ−ＦＦを加
えればよい。

一方、第６図に示す再生クロック信号ｋ”に対してＴ−
ＦＦＩＢの出力の位相が遅れている場合には、スイッチ
２２の制御入力端子２２ｄへ入力されるラッチ回路７出
力信号ｔによって出力端子２２ｃが入力端子２２ｂ側へ
切り換えられる。ＡＮＤ回路２０にはＴ−ＦＦＩ５・１
６の出力である同図に示すＴ−ＦＦ１５出力信号ｈ”お
よびＴ−ＦＦ１６出力信号ｉ”が入力され、ＡＮＤ回路
２０はこれら出力信号ｈ”・ｉ”が共に“１”のとき“
１”となり、この“１”の信号によってＴ−ＦＦ１４〜
１７がリセットされる。これにより、Ｔ−ＦＦ１８から
は再生クロック信号ｋ”と位相の合ったＴ−ＦＦ１８出
力信号ｊ”が得られる。同図において、このＴ−ＦＦ１
８出力信号ｊ”は先ず１／１４分周したものとなり、そ
の後、２度、１／１２分周したものとなって位相が合わ
されている。

〔発明の効果〕

本発明のディジタル仏号再生装置のクロック発生装置は
、以上のように、再生クロック信号と発振クロック信号
との位相差を検出する位相差検出手段と、発振クロック
信号の周波数を変化させる周波数変更手段と、位相差検
出手段にて検出された位相差に基づいて、再生クロック
信号と発振クロック信号とが同位相となるように、周波
数変更手段を制御する周波数変更制御手段とを偵えてい
る構成である。

これにより、再生クロック信号と発振りｌ〕ラック号と
の位相を一致させることができ、両クロック信号に位相
差が存在することに起因するジッタの発生を防止するこ
とができるという効果を奏する。

【図面の簡単な説明】

第１図ないし第６図は本発明の一実施例を示すものであ
る。 第１図はクロック発生装置を備えたディジタル信号再生
装置の構成を示すブし７ソク図である。 第２図は第１図に示した分周回路２・３、リセット回路
４およびう・ノチ回路７・８の構成を示す回路図である
。 第３図は第２図に示した発振回路１および′Ｉ゛Ｆ　Ｆ
　１．　Ｏ〜１３の出力信号の波形図である。 第４図は第２図に示した発振回路１、Ｔ−ＦＦ１４・１
５・１６・１８、Ｘ０Ｒ５、ＡＮＤ回路６、ラッチ回路
７・８の出力信号および再生クロツタ信号にの波形図で
ある。 第５図は再生クロック信号に゛に対してＴ−ＦＦ１Ｂの
出力の位相が進んでいる場合において、Ｔ−ＦＦ１８出
力信号ｊ゛の位相が再生クロック信号に゛の位相と一致
する状態を示すものであって、第２図に示し７たＴ　、
、、、−Ｆ　Ｆ　１６−１．７　・１８、Ｘ０Ｒ５、Ａ
ＮＤ回路６、ラッチ回路７・８の出力信号および再生ク
ロック信号にの波形図である。 第６図は再生クロック信号に°゛に対して１゛〜ＦＦ１
８の出力の位相が遅れている場合において、Ｔ−ＦＦ１
Ｂ出力信号ｊ”の位相が再生クロック信号ｋ”の位相と
一致する状態を示すものであって、第２図に示したＴ−
ＦＦ１５・１６・１８およびラッチ回路７の出力信号と
再生クロック信号にとの波形図である。 第７図および第８図は従来例を示すものである。 第７図はディジタル信号再生装置の構成を示すブロック
図である。 第８図は第７図に示した分周回路５３の出力信号とクロ
ック発振回路５４の出力信号とを示す波形図である。 １は発振回路、２は分周回路（周波数変更手段）、３・
９は分周回路、４はリセット回路（周波数変更制御手段
）、５はＸＯＲ（位相差検出手段）、６はＡＮＤ回路（
位相差検出手段）、７・８はラッチ回路（周波数変更制
御手段）、３２は遅延回路（周波数変更制御手段）であ
る。

Claims (1)

1. 【特許請求の範囲】 １、記録媒体に記録されている信号から取り出された再
   生クロック信号と対応するクロック信号をクロック信号
   発振手段にて発振し、この発振クロック信号を上記の再
   生クロック信号と同位相で供給するディジタル信号再生
   装置のクロック発生装置において、 上記の再生クロック信号と発振クロック信号との位相差
   を検出する位相差検出手段と、 発振クロック信号の周波数を変化させる周波数変更手段
   と、 位相差検出手段にて検出された位相差に基づいて、再生
   クロック信号と発振クロック信号とが同位相となるよう
   に、周波数変更手段を制御する周波数変更制御手段とを
   備えていることを特徴とするディジタル信号再生装置の
   クロック発生装置。