KR100423177B1

KR100423177B1 - 디지탈신호기록/재생장치및방법

Info

Publication number: KR100423177B1
Application number: KR1019960005190A
Authority: KR
Inventors: 시로 미야기; 야스타카 코타니
Original assignee: 소니 가부시끼 가이샤
Priority date: 1995-02-21
Filing date: 1996-02-21
Publication date: 2004-07-23
Also published as: EP0729149A3; EP0729149B1; CN1112696C; US5809207A; EP0729149A2; JPH08227560A; DE69612894D1; DE69612894T2; KR960032308A; CN1134018A

Abstract

디지털 신호 기록 및/또는 재생 장치 및 방법이 개시된다. 기록 신호를 형성하기 위해 입력 신호가 수신되고 기록 처리 디바이스에 의해 처리된다. 상기 기록 신호는 기록 매체에 기록될 수 있고 재생될 수 있다. 재생된 신호는 재생 처리 디바이스에 의해 처리되어 출력 신호를 형성한다. 재생 처리 디바이스에 의해 수행되는 처리는 위상 고정 루프(PLL) 회로가 제공하는 클럭 신호에 의해 제어된다. PLL 회로는, 상기 장치가 각각 기록 모드와 재생 모드에서 동작중일 때, 각각 기록 신호 및 재생된 신호를 수신하고 이로부터 클럭 신호를 발생한다. 대안적으로, 상기 장치가 기록 모드에서 동작 중일 때, 상기 PLL 회로는 기록 신호 대신에 누설 전류를 수신할 수 있다. 후자의 상황에서, 상기 PLL 회로는 누설 전류 및 재생된 신호로부터 클럭 신호를 발생한다. 그 결과, 재생된 신호들이 PLL 회로에 제공될 수 없는 (후기록 동작과 같은) 동작들이 완료된 후에도, 신호들은 만족스럽게 재생 및 처리된다.

Description

디지털 신호 기록 재생 장치 및 방법

발명의 배경

본 발명은 회전 헤드형 비디오 카셋 테이프 레코더(VCR)에 적용가능한 디지털 신호 기록/재생 기술에 관한 것으로, 보다 구체적으로는, 위상 고정 루프(Phase-Locked Loop; PLL) 회로에 의해 생성된 클럭 신호의 주파수 편차를 방지 또는 최소화하는 기술에 관한 것이다.

디지털 VCR은 회전 헤드를 구비하며 또한 자기 테이프 또는 다른 매체 상에 및/또는 매체로부터 디지털 신호를 기록 및/또는 재생할 수 있다. 이러한 디지털 VCR 은 처리된 디지털 비디오 신호를 위한 기록 영역 및 처리된 디지털 오디오 신호를 위한 기록 영역을 테이프상에 제공할 수 있다. 또한, 이러한 디지털 VCR은 소위 후기록 처리(after-recording process)에 의해 디지털 오디오 신호를 기록할 수 있다.

위에서 언급한 디지털 VCR은 클럭 신호를 재생하기 위한 전압 제어 발진기(VCO)를 갖는 PLL 회로를 포함하며, 상기 클럭 신호는 재생된 신호와 동기화되고 (또는 "재생 신호에 고정되고") 상기 재생된 신호를 처리하는데 이용된다. 그러나, 후기록 동안에는, 재생된 신호가 발생되지 않아 PLL 회로에 보내지지 않는다. 결과적으로, 이러한 후기록 동안, PLL 회로의 VCO는 미리 설정된 프리-러닝(free-running) 주파수로 발진한다. 후기록 모드(after-recording mode)가 완료되면, PLL 회로는 다시 재생 신호에 고정된다.

VCO의 프리-러닝 주파수는 온도 변화 및 경년 변화(aged deterioration)등으로 인해 초기 설정값에서 어긋날 수 있다. 이러한 어긋남이 발생하면, 후기록 모드가 완료된 후, PLL이 상기 재생된 신호에 고정되는데 필요한 시간이 증가하게 되고, PLL 회로에 의해 발생된 클럭 신호는 상기 PLL 회로가 상기 재생된 신호에 고정될 때까지 상기 재생된 신호와 비동기가 된다. 따라서 후기록 모드가 완료된 직후 재생된 신호는 적절하게 처리되지 않는다.

상기 문제를 해결하는 한가지 방법은 각각의 디지털 오디오 신호 기록 영역과 후속하는 영역 사이에 도입(introduction) 영역 또는 프리앰블(preamble) 영역을 충분히 길게 제공하는 것이다. 그렇지만, 이러한 접근은 데이터 기록 및 재생용의 테이프상의 영역을 감소시키므로 바람직하지 못하다.

상기 문제를 해결하는 다른 방법은 재생된 신호가 공급되지 않을 때 제 1 PLL 회로에 제공되는 기준 신호를 발생할 수 있는 제 2의 또는 부가적인 발진기를 사용하는 것이다. 그렇지만, 이러한 방법은 디지털 VCR을 더 복잡하게 하고 비용을 증가시킨다.

본 발명의 목적 및 요약

본 발명의 목적은, PLL 회로에 재생된 신호가 제공되지 않을 때조차도, PLL 회로에 의해 생성되고 상기 재생된 신호를 처리하는데 이용되는 클럭 신호의 주파수 어긋남을 방지 또는 최소화하는 디지털 신호 기록/재생 기술을 제공하는 것이다.

보다 구체적으로, 본 발명의 목적은 상술한 바와 같이 상기 재생된 신호를 PLL 회로에 제공하여 상기 재생된 신호에 동기화된 클럭 신호를 발생하고, 또한 재생된 신호를 이용할 수 없을 때에는 기록 전류로부터 생성된 누설 신호(leakage signal) 또는 기록 신호를 PLL 회로에 제공하여 클럭 신호 발생에 이용하는 기술을 제공하는 것이다.

본 발명의 다른 목적은 상술한 바와 같이 제 2 또는 부가 발진기를 사용하지 않고 비용과 회로 복잡성을 최소화하는 기술을 제공하는 것이다.

본 발명의 일면에 따라, 기록 신호를 형성하기 위해 입력 신호를 처리하는 기록 처리 회로와; 상기 기록 신호를 기록 매체에 기록하고 상기 기록 매체로부터 상기 기록된 신호를 재생하는 장치와; 출력 신호를 형성하기 위해 상기 재생된 신호를 처리하는 재생 처리 회로와; 기준 신호를 수신하여 이 기준 신호로부터 상기 기록 신호 및 상기 재생된 신호와 동기화된 클럭 신호를 발생하여 이 클럭 신호를 상기 재생 처리 회로에 제공하는 위상 고정 루프(PLL) 회로를 구비하는 디지털 신호 기록/재생 장치가 제공된다. 상기 장치는 기록 동작들이 기록 기간들에서 실행되고 재생 동작들은 재생 기간에서 실행되는 시분할 기간들에서 동작하도록 적응되어 있다. 상기 기록 기간들 동안에는 상기 기록 신호가 기준 신호가 되고, 상기 재생 기간들 동안에는 상기 재생된 신호가 기준 신호가 된다.

본 발명의 다른 일면에 따라, 입력 신호를 기록 매체에 기록하고 그로부터 누설 신호를 생성하며 상기 기록된 신호를 기록 매체로부터 재생하기 위한 장치와; 출력 신호를 형성하도록 클럭 신호에 따라 상기 재생된 신호를 처리하기 위한 재생 처리 장치와; 상기 장치가 기록 모드에서 동작할 때에는 상기 누설 신호를 수신하고, 상기 장치가 재생 모드에서 동작할 때 상기 재생된 신호를 수신하여 상기 수신된 누설 신호 및 재생된 신호로부터 클럭 신호를 발생하며, 상기 클럭 신호를 상기 재생 처리 수단에 제공하기 위한 위상 고정 루프(Phase Lock Loop: PLL) 수단을 구비하는 디지털 신호 기록/재생 장치가 제공된다.

따라서, 상기 PLL 회로는 상기 재생된 신호를 이용가능할 때에는 재생된 신호를 수신하여 기준 신호로서 이용하여 재생된 신호와 동기화되는 클럭 신호를 형성한다. 이러한 클럭 신호는 재생된 신호의 처리를 제어하는데 이용될 수 있다. 재생된 신호가 예를 들어 후기록 동안에서와 같이 소정 기간 동안 PLL 회로에 제공되지 않을 때, PLL은 클럭 신호를 형성하기 위한 기준 신호로서 이용되는 기록 전류의 누설에 대응하는 누설 전류나 기록 신호를 수신한다. 그 결과, PLL 회로에 의해 생성되는 클럭 신호는, 온도 특성 변동이나 경년 변화등으로 인한 PLL의 VCO의 프리-러닝 주파수의 변동에도 불구하고 재생된 신호로부터 실질적으로 어긋나지 않는다. 따라서, 본 발명의 기록/재생 장치는, (예를 들어 후기록 모드와 같이) 재생된 신호가 발생되지 않아서 PLL 회로에 제공되지 않는 기록 기간의 완료 직후에 발생된 재생된 신호를 처리할 수 있다.

본 발명의 다른 목적, 특성 및 이점들은, 대응하는 요소들에는 동일한 참조 부호가 할당되어 있는 첨부된 도면과 연계된 이하의 상세한 설명을 통해 명료해질 것이다.

제 1 도는 본 발명의 양호한 실시예에 따라 신호를 기록 및/또는 재생하는 장치를 도시한다. 이러한 장치는 일반적으로 한쌍의 헤드(1A 및 1B), 회전 변압기(3), 소스 코딩 회로(5), 채널 코딩 회로(6), 기록/재생 전환 스위치(8A 및 8B), 채널 디코딩 회로(12), 소스 디코딩 회로(13), 위상 고정 루프(PLL) 회로(15), 및 스위치(16)를 제 1 도에 도시된 바와 같이 구비한다.

회전 드럼부(도시되지 않음)에는 자기 테이프(2)가 감겨질 수 있다. 이와 같은 부분은 180 도 보다도 약간 큰 각도를 커버할 수 있다. 헤드(1A, 1B)는 회전 드럼상에서 약 180 도의 간격으로 배열될 수 있다. 이러한 헤드들은 신호를 테이프에 및/또는 테이프로부터 기록 및/또는 재생하기 위해 자기 테이프(2)를 선택적으로 트레이스하도록 적응되어 있다. 헤드(1A, 1B)로 오가는 신호는 회전 변압기(3)에 의해 오가게 된다. 이 회전 변압기에는 드럼과 일체적으로 회전하는 로터 요크(rotor yoke)와, 이 로터 요크와 대향하는 고정 스테이터 요크(stationary stator yoke) 및 각각의 요크의 홈에 제공된 권선이 구비되어 있다.

디지털 비디오 신호, 디지털 오디오 신호, 및 서브코드 신호와 같은 입력 신호는 입력 단자(4)를 거쳐 소스 코딩 회로(5)에 제공된다. 소스 코딩 회로(5)는 데이터 압축 및 에러 정정을 위한 코딩을 포함하는 미리 설정된 방법으로 수신된 신호를 처리한다. 소스 코딩 회로(5)로부터의 출력 신호는 채널 코딩 회로(6)에 제공되며 이 채널 코딩 회로에서, 수신된 신호의 디지털 변조가 수행된다. 일례로서, 24 비트의 데이터가 25 비트의 데이터로 매핑(map)되어 감소된 D.C. 성분을 갖는 기록 디지털 신호를 얻는다.

채널 코딩 회로(6)로부터의 출력 신호는 기록 증폭기(7)에 제공되며, 상기 기록 증폭기는 수신된 신호를 증폭하여 기록/재생 전환 스위치(8A)의 기록 단자에 제공한다. 스위치(8A)는 또한 접지된 플레이백 단자(P)를 포함한다. 채널 코딩 회로(6)에 의해 발생된 기록/재생 전환 제어 신호는 스위치(8A)에 제공되어 기록 동안에는 스위치(8A)가 단자 r에 접속되도록 제어하고 플레이백 또는 재생 동안에는 스위치(8A)가 단자 P에 접속되도록 제어한다. 스위치(8A)의 출력 단자는 변압기(3)에 접속되어 있다. 따라서, 기록 동안에는 스위치(8A)는 r 단자에 접속되고 이에 따라 스위치(8A)로부터의 출력 신호는 회전 변압기(3)를 거쳐 헤드(1A, 1B)로 제공되어 테이프(2)상에 기록된다. 반면, 재생 동안은, 스위치(8A)가 단자 P에 접속되며 이에 따라 처리된 신호가 헤드(1A, 1B)로 제공되지 않아 테이프(2)상에 기록되지 않는다.

헤드(1A, 1B)에 의해 재생된 신호는 변압기(3)를 거쳐 기록/재생 전환 스위치(8B)의 입력 단자에 제공된다. 또한 스위치(8B)는 접지된 기록 출력 단자 r을 포함하며 또한 재생 증폭기(11)에 결합된 플레이백 출력 단자 P를 포함한다. 스위치(8A)에서와 유사한 방법으로, 스위치(8B)는 채널 코딩 회로(6)로부터의 기록/재생 전환 제어 신호에 의해 제어된다. 재생 동안, 스위치(8B)는 P 단자에 접속되며 이에 따라 헤드(1A, 1B)에 의해 테이프로부터 재생된 신호는 회전 변압기(3)에 의해 재생 증폭기(11)에 공급되어 증폭된다. 한편, 기록동안, 스위치(8B)는 단자 r에 접속되며 이에 의해 테이프(2)로부터 재생된 신호는 재생 증폭기(11)에 제공되지 않는다.

재생 증폭기(11)로부터 증폭된 재생된 신호는 채널 디코딩 회로(12)에 제공되며 이 회로는 채널 디코딩 회로(6)가 실행하는 방법과는 실질적으로 반대의 방법으로 신호를 처리한다. 채널 디코딩 회로(12)는 시간-기반 보상기(Time-Base Compensator; TBC)를 포함하며 이 보상기는 재생된 신호로부터의 시변적 성분을 제거 또는 배제한다. PLL 회로(15)에 의해 발생되는 클럭 신호도 또한 채널 디코딩 회로(12)에 제공된다. 이러한 클럭 신호는 채널 디코딩 회로(12)가 실행하는 처리또는 디코딩 동작을 제어하는데 이용된다. 예로서, 클럭 신호는 TBC의 입력측 또는 기입측까지의 신호 처리에 대한 타이밍을 결정한다. TBC 의 출력측 또는 판독측 이후의 타이밍은 고정 주파수의 출력에 기초해서 결정된다.

PLL 회로(15)는 스위치(16)로부터 제공된 기준 신호에 따라 클럭 신호를 발생한다. 즉, 스위치(16)는 입력 단자 R과 입력 단자 P를 가지며, 입력 단자 R은 채널 코딩 회로(6)의 출력 신호를 수신하며, 입력 단자 P는 재생 증폭기(11)의 출력 신호를 수신한다. 스위치(16)의 동작은 채널 코딩 회로(6)로부터의 기록/재생 전환 제어 신호에 의해 제어된다. 이와 같이, 스위치(16)은 기록 동안에는 입력 단자 R에 접속되고 재생 동안에는 입력단자 P에 접속된다. 따라서, 스위치(16)로부터 PLL 회로(15)로 제공되는 기준 신호는 재생 동안에는 재생 증폭기(11)의 출력 신호이고, 기록 동안에는 채널 코딩 회로(6)로부터의 출력 신호이다.

채널 디코딩 회로(12)로부터의 출력 신호는 소스 디코딩 회로(13)에 제공되며, 소스 디코딩 회로에서는 소스 디코딩 회로(5)가 실행하는 처리와 실질적으로 반대의 처리가 수행되어 재생된 비디오 신호, 재생된 오디오 신호, 및 재생된 서브 코드 신호가 얻어진다. 이 재생된 신호들은 출력 단자(14)에 제공된다.

PLL 회로(15)는 제 2 도에 도시된 바와 같이 구성된다. 즉, PLL 회로는 엣지 검출기 회로(22), 위상 비교기 회로(23), 루프 필터(24) 및 VCO(25)를 제 2 도에 도시한 바와 같이 포함한다.

(스위치(16)로부터의 기준 신호와 같은) 입력 신호는 입력 단자(21)를 거쳐 엣지 검출기 회로(22)에 제공되어 그 엣지가 검출된다. 엣지 검출기 회로(22)로부터의 검출 신호는 위상 비교기 회로(23)의 한 입력에 제공된다. VCO(25)의 출력 신호는 위상 비교기 회로(23)의 다른 입력에 제공된다. 위상 비교기 회로는 수신된 두 신호를 비교하여 위상 비교 출력 신호를 발생한다. 이러한 위상 비교 신호는 저역 통과 필터를 구비하는 루프 필터에 의해 제어 전압으로서 VCO(25)에 제공된다. VCO(25)의 출력 신호는 위상 비교기 회로(23)와 출력 단자(26)에 제공된다. 그 결과, PLL 회로(15)는 입력 단자(21)에 제공되는 입력 신호 또는 기준 신호의 엣지와 동기화된 출력 신호를 VCO(25)로부터 생성한다.

다시 제 1 도를 참조하면, 헤드(1A, 1B)는 자기 테이프(2) 상에 교대로 기울어진 트랙을 형성한다. 디지털 신호는 제 3 도에 도시된 바와 같이 미리 설정된 포맷으로 상기 트랙상에 기록된다. 트랙의 각 영역의 비트수가 제 3 도에 도시된다. 특히, 도면에 표시된 비트수는 625 라인/50 필드 시스템(24/25 변환후의 비트 수)을 위한 것이고, 괄호안의 비트수는 525 라인/60 필드 시스템을 위한 것이다. 제 3도의 포맷은 후술한다.

트랙의 시작부에는 ITI 영역이 제공된다.(제 3 도에서와 같이, 초기에 헤드는 트랙의 좌측 끝에서 테이프에 접촉하며, 이 위치를 트랙의 시작부라 칭한다) ITI 영역은 제 3 도에 도시된 바와 같이 프리앰블 영역, 시작 동기 블럭 영역(SSA), 트랙 정보 영역(TIA), 및 포스트 앰블 영역을 포함한다. 프리앰블 영역은 PLL 처리용 리드-인을 제공한다. SSA는 길이가 61 블럭이며 그 뒤의 TIA는 길이가 3 블럭이고, 각 블럭은 30 비트로 되어 있어서 총 1920 비트를 제공한다. 동기 번호를 갖는 동기 블럭은 SSA에 기록되며 동기 번호는 영역 초기단으로부터 연속으로 배열 또는 부가된다. 후기록(after-recording)과 같은 처리동안, 동기 블럭중 어느 하나가 검출되면, 트랙상의 현 위치는 각각의 동기 번호로부터 정확하게 판별될 수 있다. 현 위치를 알면, (후기록 영역과 같은) 원하는 영역을 판단할 수 있다. TIA는 트랙에 속하는 정보를 기록하는데 이용된다.

ITI 영역 뒤에 오디오 영역이 있으며 이 영역은 프리앰블 영역, 오디오 데이터가 기록되는 데이터 영역, 및 포스트 앰블 영역을 포함한다. 이러한 오디오 영역은 갭 G1 에 의해 ITI 영역과 분리된다. 오디오 영역의 포스트 앰블 뒤에는 갭 또는 가드 영역 G2 과 비디오 영역이 있다. 비디오 영역은 프리앰블 영역, 비디오 데이터가 기록되는 데이터 영역, 및 포스트 앰블 영역을 포함한다. 비디오 영역의 포스트 앰블 뒤에는 갭 또는 가드 영역 G3 와 서브코드 영역이 있다. 서브코드 영역은 프리앰블 영역, 서브코드가 기록되는 데이터 영역, 포스트 앰블 영역을 포함한다. 서브코드는 고속 탐색을 실행하는데 이용되는 데이터 또는 정보이다. 서브 코드 영역의 포트스 앰블 뒤에는 트랙의 끝에 제공되는 마진이 있다. 헤드는 마진에서 테이프로부터 분리된다.

제 1 도의 기록 및/또는 재생 장치에 의해 수행되는 후기록에 의한 상술한 트랙 포맷으로의 오디오 데이터의 기록 동작이, 제 4A 도 내지 제 4E 도를 참조하여 설명된다.

전술한 바와 같이 기록 및/또는 재생 신호에서, 헤드(1A 및 1B)는 자기 테이프(2)를 교대로 트레이스한다. 이러한 헤드의 교대 또는 전환은, 제 4A 도에 도시된 바와 같이 헤드의 회전과 동기화된 전환 펄스에 따라 제어된다. 즉, 헤드(1A)는제 4A 도의 전환 펄스의 하이 레벨 기간 동안 테이프를 트레이스하고, 헤드(1B)는 전환 펄스의 로우 레벨 기간동안 테이프를 트레이스한다. 다른 방법으로서, 헤드(1A)는 제 4A 도의 전환 펄스의 로우 레벨 기간 동안 테이프(2)를 트레이스할 수 있고, 헤드(1B)는 전환 펄스의 하이 레벨 기간 동안 트레이스할 수도 있다. 제 3 도의 트랙 포맷의 데이터는 약 174 도의 테이프 권선각(winding angle)에 대응한다.

제 4B 도는 기록/재생 전환 스위치(8A, 8B)와 스위치(16)를 제어하는 제어 신호를 도시한다. 보다 구체적으로, 제어 신호의 상대적으로 높은 레벨은 기록 기간 또는 동작에 대응하며, 제어 신호의 상대적으로 낮은 레벨은 재생 기간 또는 동작에 대응한다. 그 결과, 상대적으로 높은 레벨의 제어 신호를 수신하면, 스위치(8A 및 8B)는 그들 각각의 r 단자에 결합되고 스위치(16)는 그 R 단자에 접속된다. 반면, 상대적으로 낮은 레벨의 제어 신호를 수신하면, 스위치(8A 및 8B)는 그들 각각의 P 단자에 접속되고 스위치(16)는 그 P 단자에 접속된다.

제 4C 도에 도시된 기록 오디오 신호(S1)는 채널 디코딩 회로(6)로부터 기록 증폭기(7)에 의해 헤드(1A 및 1B), 스위치(8A)의 단자 r, 및 회전 변압기(3)에 제공된다. 이러한 신호(S1)는 또한 채널 코딩 회로(6)로부터 스위치(16)의 R 단자에 제공된다. 제 4D 도에 설명된 바와 같이 재생된 신호(S2)는 회전 변압기(3)에 의해 채널 디코딩 회로(12), 스위치(8B)의 재생 단자 P, 및 재생 증폭기(11)에 제공된다. 이러한 신호(S2)는 또한 재생 증폭기(11)로부터 스위치(16)의 P 단자에 제공된다.

스위치(16)는, 각각 R 및 P 단자로부터의 기록 오디오 신호 (즉, 오디오 신호 S1)와 재생된 신호(즉 재생된 신호 S2)를 순차적으로 선택하도록 적응되어 있다. 그 결과, 스위치는 제 4E 도에 도시된 바와 같이 출력 신호(S1 + S2)를 제공한다. 이러한 출력 신호는 PLL(15)에 기준 신호로서 제공된다.

따라서, 이해할 수 있는 바와 같이, PLL회로(15)는 기록 포맷 또는 트랙 전체를 통해 입력 신호를 수신한다. 이와 같이, PLL 회로(15)는 기록 신호 직후에(도는 기록 신호의 실질적 직후에) 신호를 수신한다. 그 결과, 오디오 신호의 후 기록 동작의 완료시, PLL 회로(15)는, 비디오 영역의 앰블 신호(즉 제 3 도의 비디오 영역의 프리앰블 신호)로 시작하는 재생된 비디오 신호를 수신하여 이로부터 클럭 신호를 발생한다. 이러한 클럭 신호는 비디오 데이터 영역에서 신뢰성있는 신호 재생을 가능케한다.

예를 들어 제 4E 도의 신호 S1과 S2의 경계에서와 같이, 기록 신호와 재생된 신호의 경계에서, 위상의 불연속성이 발생할 수 있다. 이러한 불연속성으로 인해 PLL 회로(15)는 다시 한번 고정(lock)되어야 한다. 그러나, VCO 의 발진 주파수는 실질적으로 동일하기 때문에, 이와 같은 위상 고정에 필요한 시간이 최소화된다.

상기 장치의 기술에서 기록/재생 전환 스위치(8A, 8B)와 스위치(16)는 동시에 전환되는 것으로 설명되었지만, 실제로는 이러한 스위치 전환이 동시에 발생하지는 않을 수도 있다. 즉, 기준 신호의 공급이 인터럽트된 후 PLL 회로(15)가 발진 주파수의 변화를 수용 또는 조정하는데에는 시간이 걸리므로, 스위치(16)는 스위치(8A 및 8B)가 변경된 때로부터 약간 뒤에 각각 전환될 것이다.

제 5도는 본 발명의 다른 실시예에 따른 신호 기록 및/또는 재생 장치를 도시한다. 기록/재생 전환 스위치(8B)와 스위치(16)가 생략된 것만 제외하고는 제 1 도와 동일하다. 제 1 도의 기능과 유사한 제 5 도 장치의 요소들은 제 1 도를 참조하여 앞서 기술된 바와 유사하므로, 그 설명을 생략한다. 이제, 제 5 도 장치와 제 1 도 장치의 차이점을 기술한다.

제 5 도의 장치에서, PLL 회로(15)는 재생 기간 동안에는 재생된 신호를 기준 신호로서 수신하여, 이로부터 채널 디코딩 회로(12)용 클럭을 발생한다. 반면, 오디오 영역에서 후기록이 수행될 때와 같은, 기록 기간 동안에는, 회전 변압기(3)에서 발생하는 기록 전류의 누설로부터 제공된 누설 신호가 PLL 회로(15)에 대한 재생된 신호 또는 기준 신호로서 재생 증폭기 (11)에 의해 제공된다. 후자의 상황에서, PLL 회로(15)는 이러한 기준 (또는 누설) 신호로부터 클럭 신호를 발생하여 이 클럭 신호를 채널 디코딩 회로(12)에 제공한다.

그러므로, 제 6 도에 도시한 바와 같이, PLL 회로(15)용 기준 신호는, 재생 신호(S2)와 회전 변압기(3)의 누설 또는 누설 신호(S1')을 포함할 것이다. 이 기준 신호(S1'+S2)는 연속적이며 전체 트랙을 통해 중단되지 않는다.

따라서, 본 발명의 기록 및/또는 재생 장치는, 기록 신호 및 재생된 신호 또는 누설 신호 및 재생된 신호를 PLL 회로용 기준 신호로서 이용하며, 차례로 PLL 회로는 이러한 신호에 따라 클럭 신호를 생성한다. 이러한 기록 신호 및 재생된 신호 또는 누설 신호 및 재생된 신호는 순차적으로 배열되어 기준 신호가 전체 트랙을 통해 실질적으로 연속적이게 된다. 이와 같은 구성으로 인해, 후기록 동작과 같은 동작 동안 또는 그 직후에 발생할 수 있는 생성된 클럭 신호에서의 주파수 편차가 방지되거나 최소화된다. 환언하면, 본 발명은, 후기록 동작 동안에 재생된 신호가 PLL 회로에 제공되지 않아서 온도 특성, 경년 변화 등으로 인하여 그 주파수가 어긋날 수도 있는 PLL 회로의 VCO의 프리-러닝 주파수가 사용될 경우 후기록 동작이 완료된 직후에 재생된 신호는 부적절하게 처리되거나 재생될 수 있는 문제에 대한 해결점을 제시한다. 또한, 기록 및/또는 재생 장치는 제 2 또는 부가의 발진 회로를 필요로 하지 않으므로 회로 크기와 복잡성을 최소화한다.

비록 본 발명이 오디오 및 비디오 신호가 기록 및/또는 재생되는 장치에 대해 적용되는 것으로 기술되었지만, 본 발명은 여기에만 제한되는 것은 아니며 다른 장치 또는 디바이스에도 적용가능하다. 예를 들어, 본 발명은 디지털 오디오 신호만 기록하는 장치에도 적용가능하다.

본 발명의 양호한 실시예와 그 변형이 앞서 상세히 기술되었지만, 본 발명은 이들 실시예 및 변형예로 한정되는 것은 아니며, 첨부된 특허청구범위에 정의된 본 발명의 정신과 범주를 벗어나지 않고도 당업자는 다른 수정이나 변형을 가할 수 있다는 것을 이해해야 한다.

제 1 도는 본 발명의 실시예에 따른 기록 및/또는 재생 장치의 블럭도.

제 2 도는 제 1 도 장치의 PLL 회로의 블럭도.

제 3 도는 제 1 도 장치에 의해 실현되는 트랙 포맷의 블럭도.

제 4A 도 내지 제 4E 도는 제 1 도 장치의 동작을 설명하는 타이밍 챠트.

제 5 도는 본 발명의 다른 실시예에 따른 기록 및/또는 재생 장치의 블록도.

제 6 도는 제 5 도 장치의 동작을 설명하는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1A, 1B:헤드 2:테이프

3:회전 변압기 8A, 8B:기록/재생 전환 스위치

15:PLL

16:기록 재생 동작에서 전환하는 스위치

Claims

디지털 신호 기록/재생 장치에 있어서,

기록 신호를 형성하기 위해 입력 신호를 처리하는 기록 처리 수단과,

상기 기록 신호를 기록 매체에 기록하고 상기 기록 매체로부터 상기 기록된 신호를 재생하는, 기록 및 재생 수단과,

출력 신호를 형성하기 위해 상기 재생된 신호를 처리하는 재생 처리 수단과,

기준 신호를 수신하고, 상기 기록 신호 및 상기 재생된 신호와 동기화된 클럭 신호를 상기 기준 신호로부터 발생하여 상기 클럭 신호를 상기 재생 처리 수단에 제공하는 위상 고정 루프(PLL) 수단을 포함하며,

상기 장치는 기록 기간들에서 기록 동작들이 실행되고 재생 기간에서 재생 동작들이 실행되는 시분할 기간들로 동작하도록 적응되어 있으며, 상기 기준 신호는 상기 기록 기간들 동안에는 상기 기록 신호이고 상기 재생 기간들 동안에는 상기 재생된 신호인, 디지털 신호 기록/재생 장치.
제 1 항에 있어서, 상기 기록 신호와 상기 재생된 신호를 각각 수신하는 두 입력 단자를 갖는 전환 수단(switching means)을 더 포함하며, 상기 전환 수단은 수신된 상기 기록 신호와 상기 재생된 신호를 제어 신호에 따라 상기 PLL 수단의 입력 기준 단자에 상기 기준 신호로서 선택적으로 제공하도록 적응된, 디지털 신호 기록/재생 장치.
제 2 항에 있어서, 상기 기록 처리 수단은 상기 제어 신호를 발생하는, 디지털 신호 기록/재생 장치.
제 1 항에 있어서, 상기 시분할 기간들은 앰블 신호를 재생하는 적어도 한 기간을 포함하고, 각각의 앰블 신호 기간은 각각의 기록 기간과 후속하는 재생 기간 사이에 있으며, 상기 앰블 신호는 각각의 기록 동작이 완료된 후 상기 기준 신호로서 상기 PLL 수단에 제공되는, 디지털 신호 기록/재생 장치.
디지털 신호 기록/재생 방법에 있어서,

기록 신호를 형성하기 위해 입력 신호를 처리하는 단계와,

상기 기록 신호를 기록 매체에 기록하고 상기 기록 매체로부터 상기 기록된 신호를 재생하는, 기록 및 재생 단계와,

출력 신호를 형성하기 위해 재생 처리 디바이스를 이용하여 상기 재생된 신호를 처리하는 단계와,

상기 기록 신호 및 상기 재생된 신호와 동기화된 클럭 신호를 발생하기 위해 위상 고정 루프(PLL) 회로에 기준 신호를 제공하고 상기 클럭 신호를 상기 재생 처리 디바이스에 제공하는 단계를 포함하며,

상기 기준 신호는 기록 동작들이 수행되는 기록 시분할 기간 동안에는 상기 기록 신호이고 재생 동작들이 수행되는 재생 시분할 기간 동안에는 상기 재생된 신호인, 디지털 신호 기록/재생 방법.
제 5 항에 있어서, 제어 신호를 발생하는 단계를 더 포함하며,

상기 기록 신호와 상기 재생된 신호는, 상기 제어 신호에 따라 동작하는 전환 회로를 이용하여 상기 PLL 회로의 입력 기준 단자에 상기 기준 신호로서 선택적으로 제공되는, 디지털 신호 기록/재생 방법.
제 5 항에 있어서, 각각의 기록 기간과 부근의 재생 기간 사이의 앰블 신호를 재생하는 단계를 더 포함하며, 상기 앰블 신호는 각각의 기록 동작이 종료된 후 상기 기준 신호로서 상기 PLL 회로에 제공되는, 디지털 신호 기록/재생 방법.
디지털 신호 기록/재생 장치에 있어서,

기록 신호를 형성하기 위해 입력 신호를 수신하여 상기 입력 신호를 처리하는 기록 처리 수단과,

상기 기록 신호를 기록 매체에 기록하고 상기 기록 매체로부터 기록된 신호를 재생하는, 기록 및 재생 수단과,

출력 신호를 형성하기 위해 상기 재생된 신호를 클럭 신호에 따라 처리하는 재생 처리 수단과,

상기 장치가 기록 모드에서 동작할 때에는 상기 기록 신호를 수신하고, 상기 장치가 재생 모드에서 동작할 때에는 상기 재생된 신호를 수신하며, 수신된 상기기록 신호 및 상기 재생된 신호로부터 상기 클럭 신호를 발생하며, 상기 클럭 신호를 상기 재생 처리 수단에 제공하는 위상 고정 루프(PLL) 수단을 포함하는, 디지털 신호 기록/재생 장치.
제 8 항에 있어서, 상기 PLL 수단은 위상 고정 루프(PLL) 회로와 전환 디바이스를 포함하며, 상기 전환 디바이스는 제어 신호에 따라 상기 기록 신호와 상기 재생된 신호를 상기 PLL 회로의 입력 단자에 선택적으로 제공하는, 디지털 신호 기록/재생 장치.
제 9 항에 있어서, 상기 기록 처리 수단은 상기 제어 신호를 발생하는, 디지털 신호 기록/재생 장치.
제 8 항에 있어서, 상기 장치는, 기록 동작들이 수행되는 기록 기간들과, 재생 동작이 수행되는 재생 기간들, 및 앰블 신호들이 재생되는 앰블 신호 기간들을 포함하는 시분할 기간들로 동작하며, 상기 앰블 신호 기간들 각각은 각각의 기록 기간과 후속하는 재생 기간 사이에 있으며, 상기 PLL 수단은 인접한 기록 동작이 종료된 후 앰블 신호로부터 상기 클럭 신호를 발생하는, 디지털 신호 기록/재생 장치.
디지털 신호 기록/재생 방법에 있어서,

기록 신호를 형성하기 위해 입력 신호를 수신하고 상기 입력 신호를 기록 처리 회로에 의해 처리하는 단계와,

상기 기록 신호를 기록 매체에 기록하고 상기 기록 매체로부터 상기 기록된 신호를 재생하는, 기록 및 재생 단계와,

출력 신호를 형성하기 위해 재생 처리 회로에 의해 상기 재생된 신호를 클럭 신호에 따라 처리하는 단계와,

기록 모드에서 동작중일 때에는 위상 고정 루프(PLL) 디바이스에 상기 기록 신호를 공급하고 재생 모드에서 동작중일 때에는 상기 PLL 디바이스에 상기 재생된 신호를 공급하는 단계와,

수신된 상기 기록 신호 및 상기 재생된 신호로부터 상기 클럭 신호를 발생하는 단계와,

상기 클럭 신호를 상기 재생 처리 디바이스에 제공하는 단계를 포함하는, 디지털 신호 기록/재생 방법.
제 12 항에 있어서, 상기 기록 처리 회로를 이용하여 제어 신호를 발생하는 단계를 더 포함하며, 상기 PLL 디바이스는 위상 고정 루프(PLL) 회로와 전환 디바이스를 포함하며, 상기 전환 디바이스는 상기 제어 신호에 따라 상기 기록 신호와 상기 재생된 신호를 상기 PLL 회로의 입력 단자에 선택적으로 제공하는, 디지털 신호 기록/재생 방법.
제 12 항에 있어서, 기록 동작들은 기록 기간들에서 실행되고, 재생 동작들은 재생 기간들에서 실행되며, 앰블 신호들은 앰블 신호 기간들에서 재생되며, 상기 앰블 신호 기간들 각각은 각각의 기록 기간과 후속하는 재생 기간 사이에 있으며, 앰블 신호는 인접하는 기록 동작이 종료된 후 상기 PLL 디바이스에 제공되는, 디지털 신호 기록/재생 방법.
디지털 신호 기록/재생 장치에 있어서,

입력 신호를 기록 매체에 기록하고 이로부터 누설 신호를 생성하고 상기 기록 매체로부터 상기 기록된 신호를 재생하는, 기록 및 재생 수단과,

출력 신호를 형성하기 위해 상기 재생된 신호를 클럭 신호에 따라 처리하는 처리 수단과,

상기 장치가 기록 모드에서 동작중일 때에는 상기 누설 신호를 수신하고, 상기 장치가 재생 모드에서 동작중일 때에는 상기 재생된 신호를 수신하고, 수신된 상기 누설 신호 및 상기 재생된 신호로부터 상기 클럭 신호를 발생하며, 상기 클럭 신호를 상기 처리 수단에 제공하는 위상 고정 루프(PLL) 수단을 포함하는, 디지털 신호 기록/재생 장치.
제 15 항에 있어서, 상기 기록 및 재생 수단은 변압기를 포함하며, 상기 누설 신호는 상기 변압기에 의해 생성되는, 디지털 신호 기록/재생 장치.
디지털 신호 기록/재생 방법에 있어서,

입력 신호를 기록 매체에 기록하고 이로부터 누설 신호를 생성하고 상기 기록 매체로부터 상기 기록된 신호를 재생하는, 기록 및 재생 단계와,

출력 신호를 형성하기 위해 상기 재생된 신호를 처리 디바이스에 의해 클럭 신호에 따라 처리하는 단계와,

기록 모드에서 동작중일 때에는 상기 누설 신호를 위상 고정 루프(PLL) 디바이스에 제공하고, 재생 모드에서 동작중일 때에는 상기 재생된 신호를 상기 PLL 디바이스에 제공하는 단계와,

수신된 상기 누설 신호 및 상기 재생된 신호로부터 상기 클럭 신호를 발생하는 단계와,

상기 클럭 신호를 상기 처리 디바이스를 제공하는 단계를 포함하는, 디지털 신호 기록/재생 방법.
제 17 항에 있어서, 상기 누설 신호는 변압기에 의해 생성되는, 디지털 신호 기록/재생 방법.