JPH0548593A - デジタルpll回路 - Google Patents

デジタルpll回路

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JPH0548593A
JPH0548593A JP3226461A JP22646191A JPH0548593A JP H0548593 A JPH0548593 A JP H0548593A JP 3226461 A JP3226461 A JP 3226461A JP 22646191 A JP22646191 A JP 22646191A JP H0548593 A JPH0548593 A JP H0548593A
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circuit
input signal
synchronization
vco
synchronization target
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Tomoji Mizutani
知二 水谷
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 本発明はマスタークロック信号の周波数が低
いときにも、充分な同期精度を確保して入力信号の周波
数シフト等に対処する。 【構成】 入力信号に対してVCO回路7がロックされ
ていないとき、ロック判定回路10およびスイッチ回路
4によって粗同期対称抽出回路2の出力と、3T測定回
路8の出力とを選択して前記入力信号の3T区間を抽出
するとともに、この3T区間に基づいて前記VCO回路
7の発振周波数を制御して掃引動作を行ない、この掃引
動作によって前記VCO回路7の粗ロックが完了した
後、精密同期対称抽出回路3の出力と、6T測定回路9
の出力とを選択して前記入力信号の6T区間を抽出する
とともに、この6T区間に基づいて前記VCO回路7の
発振周波数を制御して前記入力信号に対して前記VCO
回路7をロックさせる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はAES/EBUデジタル
オーディオ信号等を受信復調するときなどに使用される
デジタルPLL回路に関する。
【0002】
【従来の技術】AES/EBUデジタルオーディオ信号
等を受信復調するときなどに使用されるデジタルPLL
回路として、従来、図3に示す回路が知られている。こ
の図に示すデジタルPLL回路は微分回路101と、同
期対象抽出回路102と、周波数比較回路103と、ロ
ーパスフィルタ回路104と、VCO回路105と、3
T測定回路106とを備えており、入力信号が供給され
ているとき、この入力信号中の同期対象部分を抽出する
とともに、この同期対象部分に同期した所定周波数のク
ロック信号、例えば128fsのクロック信号を生成し
てこれを次段回路(図示は省略する)に出力する。
【0003】微分回路101は図4(a)に示すような
入力信号が供給されたとき、この入力信号をデジタル的
に微分して図4(b)に示すトランジェント信号(入力
信号のエッジを示す信号)を生成し、これを同期対象抽
出回路102と、VCO回路105とに供給する。同期
対象抽出回路102は前記微分回路101から出力され
るトランジェント信号に基づいてトランジェント−トラ
ンジェント間の長さを測定し、この測定動作によって得
られた長さが図4(a)に示すプレアンブロY部の3T
区間(トランジェント−トランジェント間の最長区間)
の長さと一致したとき、リファレンス信号を生成してこ
れを周波数比較回路103に供給する。周波数比較回路
103は前記同期対象抽出回路102から出力されるリ
ファレンス信号と、3T測定回路106から出力される
3T検出信号とに基づいて図4(c)に示す如く前記3
T区間中に128fsクロック信号を3周期入れるのに
必要な値の周波数制御信号を生成し、これをローパスフ
ィルタ回路104に供給する。
【0004】ローパスフィルタ回路104は前記周波数
比較回路103から出力される周波数制御信号の高周波
成分をカットしてVCO回路105に供給する。VCO
回路105は前記ローパスフィルタ回路104から出力
される周波数制御信号に応じた周波数で発振して前記微
分回路101から出力されるトランジェント信号に同期
した128fsのクロック信号を生成し、これを次段回
路に出力するとともに、3T測定回路106に供給す
る。3T測定回路106は前記VCO回路105から出
力される128fsのクロック信号に基づいて3周期の
長さになったとき、3T検出信号を生成してこれを周波
数比較回路103に供給する。
【0005】このように、このデジタルPLL回路にお
いては、入力信号が供給されているとき、この入力信号
中の同期対象となっているプレアンブロY部の3T区間
を抽出して、この3T区間に同期した128fsのクロ
ック信号を生成しこれを次段回路に出力する。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデジタルPLL回路においては、タイマ(図示
は省略する)によって得られたマスタークロック信号を
同期対象抽出回路102に供給し、これを計数させてト
ランジェント−トランジェント間の長さを測定させ、こ
の測定結果に基づいてリファレンス信号を生成させるよ
うにしているので、マスタークロック信号の周波数が低
いとき、充分な同期精度を確保することができず、入力
信号の周波数シフト等に対処することができないという
問題があった。
【0007】本発明は上記の事情に鑑み、マスタークロ
ック信号の周波数が低いときにも、充分な同期精度を確
保して入力信号の周波数シフト等に対処することができ
るデジタルPLL回路を提供することを目的としてい
る。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるデジタルPLL回路は、入力信号の同
期対象部分を抽出してVCO回路の発振周波数を制御
し、前記同期対象部分に対応したクロック信号を生成す
るデジタルPLL回路において、前記入力信号の同期対
象部分中の粗同期対象部分を抽出して前記VCO回路の
発振周波数を制御して前記粗同期対象部分に対応したク
ロック信号を生成する粗同期ループ回路と、前記入力信
号の同期対象部分中の精密同期対象部分を抽出して前記
VCO回路の発振周波数を制御して前記精密同期対象部
分に対応したクロック信号を生成する精密同期ループ回
路と、前記VCO回路が前記入力信号に対してロックさ
れていないとき、前記粗同期ループ回路を選択して掃引
動作を行なわせ、この掃引動作によって粗同期ループ回
路がロックされた後、前記精密同期ループ回路を選択し
て前記入力信号に対して前記VCO回路をロックさせる
ループ切換回路とを備えたことを特徴としている。
【0009】
【作用】上記の構成において、入力信号に対してVCO
回路がロックされていないとき、ループ切換回路によっ
て粗同期ループ回路が選択されて入力信号の同期対象部
分中の粗同期対象部分が抽出されるとともに、この粗同
期対象部分に基づいてVCO回路の発振周波数が制御さ
れて掃引動作が行なわれ、この掃引動作によって前記V
CO回路の粗ロックが完了した後、ループ切換回路によ
って精密同期ループ回路が選択されて入力信号の同期対
象部分中の精密同期対象部分が抽出されるとともに、こ
の精密同期対象部分に基づいてVCO回路の発振周波数
が制御されて前記入力信号に対して前記VCO回路がロ
ックされる。
【0010】
【実施例】図1は本発明によるデジタルPLL回路の一
実施例を示すブロック図である。この図に示すデジタル
PLL回路は微分回路1と、粗同期対象抽出回路2と、
精密同期対象抽出回路3と、スイッチ回路4と、周波数
比較回路5と、ローパスフィルタ回路6と、VCO回路
7と、3T測定回路8と、6T測定回路9と、ロック判
定回路10とを備えており、入力信号が供給されている
とき、最初、この入力信号中の同期対象となっているプ
レアンブロY部の3T区間を抽出するとともに、この3
T区間にに基づいてループの同期をとり、この同期処理
が完了した後、前記入力信号中の同期対象となっている
プレアンブロY部の6T区間を抽出するとともに、この
6T区間に基づいてループの同期をとって予め設定され
ている周波数のクロック信号、例えば128fsのクロ
ック信号を生成し、これを次段回路(図示は省略する)
に出力する。
【0011】微分回路1は図2(a)に示すような入力
信号が供給されたとき、この入力信号をデジタル的に微
分して図2(b)に示すトランジェント信号(入力信号
のエッジを示す信号)を生成し、これを粗同期対象抽出
回路2と、精密同期対象抽出回路3と、VCO回路7と
に供給する。粗同期対象抽出回路2は前記微分回路1か
ら出力されるトランジェント信号に基づいてトランジェ
ント−トランジェント間の長さを測定し、この測定動作
によって得られたる長さが図2(a)に示すプレアンブ
ロY部の3T区間(トランジェント−トランジェント間
の最長区間)の長さと一致したとき、粗リファレンス信
号を生成してこれをスイッチ回路4に供給する。
【0012】また、精密同期対象抽出回路3は前記微分
回路1から出力されるトランジェント信号と、前記入力
信号と、VCO回路7から出力される128fsのクロ
ック信号とに基づいてトランジェント−トランジェント
間の長さを測定し、この測定動作によって図2(a)に
示すプレアンブロY部の6T区間を検出したとき、精密
リファレンス信号を生成してこれをスイッチ回路4に供
給する。スイッチ回路4はロック判定回路10の出力に
基づいて前記粗同期対象抽出回路2から出力される粗リ
ファレンス信号、精密同期対象抽出回路3から出力され
る精密リファレンス信号のいずれか一方を選択するスイ
ッチ11と、このスイッチ11と連動して3T測定回路
8から出力される3T検出信号、6T測定回路9から出
力される6T検出信号のいずれか一方を選択するスイッ
チ12とを備えており、ロック判定回路10の出力に基
づいて前記粗同期対象抽出回路2から出力される粗リフ
ァレンス信号と3T測定回路8から出力される3T検出
信号とのペアまたは前記精密同期対象抽出回路3から出
力される精密リファレンス信号と6T測定回路9から出
力される6T検出信号とのペアのいずれかを選択してこ
れを周波数比較回路5に供給する。
【0013】周波数比較回路5は前記スイッチ回路4か
ら粗リファレンス信号と3T検出信号とが出力されてい
るときには、これら粗リファレンス信号と3T検出信号
とに基づいて図2(c)に示す如く前記3T区間中に1
28fsクロック信号を3周期入れるのに必要な値の周
波数制御信号を生成し、これをローパスフィルタ回路6
に供給し、また前記スイッチ回路4から精密リファレン
ス信号と6T検出信号とが出力されているときには、こ
れら精密リファレンス信号と6T検出信号とに基づいて
図2(c)に示す如く前記6T区間中に128fsクロ
ック信号を6周期入れるのに必要な値の周波数制御信号
を生成し、これをローパスフィルタ回路6に供給する。
【0014】ローパスフィルタ回路6は前記周波数比較
回路5から出力される周波数制御信号の高周波成分をカ
ットしてVCO回路7に供給する。VCO回路7は前記
ローパスフィルタ回路6から出力される周波数制御信号
に応じた周波数で発振して前記微分回路1から出力され
るトランジェント信号に同期した128fsのクロック
信号を生成し、これを次段回路に出力するとともに、3
T測定回路8と、6T測定回路9と、ロック判定回路1
0とに供給する。3T測定回路8は前記VCO回路7か
ら出力される128fsのクロック信号に基づいて3周
期の長さを検出したとき、3T検出信号を生成してこれ
を前記スイッチ回路4に供給する。
【0015】また、6T測定回路9は前記VCO回路7
から出力される128fsのクロック信号に基づいて6
周期の長さを検出したとき、6T検出信号を生成してこ
れを前記スイッチ回路4に供給する。また、ロック判定
回路10は前記VCO回路7から出力される128fs
のクロック信号と、前記入力信号とに基づいて前記クロ
ック信号がロック状態にあるかどうかを判定し、前記ク
ロック信号がロック状態になっていないければ、粗同期
指令信号を生成して前記スイッチ回路4の各スイッチ1
1、12を制御し、前記粗同期対象抽出回路2から出力
される粗リファレンス信号と3T測定回路8から出力さ
れる3T検出信号とを選択させ、これらを周波数比較回
路5に供給させて粗同期動作を行なわせる。この後、前
記クロック信号がロック状態になれば、精密同期指令信
号を生成して前記スイッチ回路4の各スイッチ11、1
2を制御し、前記精密同期対象抽出回路3から出力され
る精密リファレンス信号と6T測定回路9から出力され
る6T検出信号とを選択させ、これらを周波数比較回路
5に供給させ精密同期動作を行なわせる。
【0016】このように、このデジタルPLL回路にお
いては、入力信号が供給されているとき、最初、この入
力信号中の同期対象となっているプレアンブロY部の3
T区間に基づいて同期動作を行なわせ、この同期動作が
完了した後、前記プレアンブロY部の6T区間に基づい
て同期動作を行なわせるようにしたので、従来のデジタ
ルPLL回路と同一のマスタークロック信号を使用した
場合でも、同期精度を2倍にすることができ、これによ
って業務用音響機器等で必要とされる周波数シフト(バ
リスピード)に対しても充分な同期精度を確保すること
ができる。
【0017】
【発明の効果】以上説明したように本発明によれば、マ
スタークロック信号の周波数が低いときにも、充分な同
期精度を確保して入力信号の周波数シフト等に対処する
ことができる。
【図面の簡単な説明】
【図1】本発明によるデジタルPLL回路の一実施例を
示すブロック図である。
【図2】図1に示すデジタルPLL回路の動作例を示す
タイミング図である。
【図3】従来から知られているデジタルPLL回路の一
例を示すブロック図である。
【図4】図3に示すデジタルPLL回路の動作例を示す
タイミング図である。
【符号の説明】
2 粗同期対称抽出回路(粗同期ループ回路) 3 精密同期対称抽出回路(精密同期ループ回路) 4 スイッチ回路(ループ切換回路) 7 VCO回路 8 3T測定回路(粗同期ループ回路) 9 6T測定回路(精密同期ループ回路) 10 ロック判定回路(ループ切換回路)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 入力信号の同期対象部分を抽出してVC
    O回路の発振周波数を制御し、前記同期対象部分に対応
    したクロック信号を生成するデジタルPLL回路におい
    て、 前記入力信号の同期対象部分中の粗同期対象部分を抽出
    して前記VCO回路の発振周波数を制御して前記粗同期
    対象部分に対応したクロック信号を生成する粗同期ルー
    プ回路と、 前記入力信号の同期対象部分中の精密同期対象部分を抽
    出して前記VCO回路の発振周波数を制御して前記精密
    同期対象部分に対応したクロック信号を生成する精密同
    期ループ回路と、 前記VCO回路が前記入力信号に対してロックされてい
    ないとき、前記粗同期ループ回路を選択して掃引動作を
    行なわせ、この掃引動作によって粗同期ループ回路がロ
    ックされた後、前記精密同期ループ回路を選択して前記
    入力信号に対して前記VCO回路をロックさせるループ
    切換回路と、 を備えたことを特徴とするデジタルPLL回路。
JP3226461A 1991-08-12 1991-08-12 デジタルpll回路 Expired - Fee Related JP3019525B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07162403A (ja) * 1993-12-13 1995-06-23 Nec Eng Ltd 位相同期ループ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07162403A (ja) * 1993-12-13 1995-06-23 Nec Eng Ltd 位相同期ループ回路

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