JPH0981469A - 二重化バスシステム - Google Patents
二重化バスシステムInfo
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- JPH0981469A JPH0981469A JP7231168A JP23116895A JPH0981469A JP H0981469 A JPH0981469 A JP H0981469A JP 7231168 A JP7231168 A JP 7231168A JP 23116895 A JP23116895 A JP 23116895A JP H0981469 A JPH0981469 A JP H0981469A
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Abstract
(57)【要約】
【課題】本発明は、複数の機能モジュールと、複数の機
能モジュールを監視／制御する制御モジュールを接続す
る二重化バスシステムに関し、システムバスと最小限の
監視／制御用のシリアルバスを設けた二重化構成とする
ことにより、障害発生時の影響を最小限に抑え、且つ、
経済的な二重化バスシステムを実現することを目的とす
る。 【解決手段】 プロセッサとメモリを備え、所定の処理
を実行する複数の機能モジュールと、複数の機能モジュ
ールを監視／制御する制御モジュールから構成されるシ
ステムにおいて、複数の機能モジュールと制御モジュー
ルの間でデータの転送を行なうシステムバスと、複数の
機能モジュールと制御モジュールの間で監視／制御用の
データの転送を行なうシリアルバスを設け構成する。
能モジュールを監視／制御する制御モジュールを接続す
る二重化バスシステムに関し、システムバスと最小限の
監視／制御用のシリアルバスを設けた二重化構成とする
ことにより、障害発生時の影響を最小限に抑え、且つ、
経済的な二重化バスシステムを実現することを目的とす
る。 【解決手段】 プロセッサとメモリを備え、所定の処理
を実行する複数の機能モジュールと、複数の機能モジュ
ールを監視／制御する制御モジュールから構成されるシ
ステムにおいて、複数の機能モジュールと制御モジュー
ルの間でデータの転送を行なうシステムバスと、複数の
機能モジュールと制御モジュールの間で監視／制御用の
データの転送を行なうシリアルバスを設け構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の機能モジュ
ールと、複数の機能モジュールを監視／制御する制御モ
ジュールを接続する二重化バスシステムに関する。
ールと、複数の機能モジュールを監視／制御する制御モ
ジュールを接続する二重化バスシステムに関する。
【０００２】例えば、パケット／セルを交換する電子交
換装置において、データ転送を高速に行なうために、回
線とのデータの送受信は複数の回線と接続された回線モ
ジュールで行ない、複数の回線モジュールを制御モジュ
ールで監視／制御を行なう構成が広く採用されている。
換装置において、データ転送を高速に行なうために、回
線とのデータの送受信は複数の回線と接続された回線モ
ジュールで行ない、複数の回線モジュールを制御モジュ
ールで監視／制御を行なう構成が広く採用されている。
【０００３】かかるシステムにおいて、障害が発生した
場合、障害の切り分けと、システムの再立上げを迅速に
行なうことが要求されている。
場合、障害の切り分けと、システムの再立上げを迅速に
行なうことが要求されている。
【０００４】
【従来の技術】図８は従来例を説明する図（１）を示
す。図は電子交換機の複数の回線制御モジュール１０１
Ａ〜１０ｎＡをシステムバス３００でシステム制御モジ
ュール２００Ａに接続した構成を示す。
す。図は電子交換機の複数の回線制御モジュール１０１
Ａ〜１０ｎＡをシステムバス３００でシステム制御モジ
ュール２００Ａに接続した構成を示す。
【０００５】図の構成において、転送を行なうデータは
システムバス３００上を転送されるとともに、システム
制御モジュール２００との監視／制御データもシステム
バス３００上で転送される。
システムバス３００上を転送されるとともに、システム
制御モジュール２００との監視／制御データもシステム
バス３００上で転送される。
【０００６】図９は従来例を説明する図（２）を示す。
図の基本構成は、図８の従来例（１）と同様であるが、
システムバス３０１、３０２で二重化し、バスの信頼度
を高めたものである。
図の基本構成は、図８の従来例（１）と同様であるが、
システムバス３０１、３０２で二重化し、バスの信頼度
を高めたものである。
【０００７】図において、転送を行なうデータ、監視／
制御データは、通常、システムバス３０１上で転送され
るが、システムバス３０１に障害が発生した場合は、シ
ステムバス３０２上で転送される。
制御データは、通常、システムバス３０１上で転送され
るが、システムバス３０１に障害が発生した場合は、シ
ステムバス３０２上で転送される。
【０００８】かかる従来例において、回線制御モジュー
ル１０１Ａ〜１０ｎＡは、それぞれ、データ転送の制御
を行なうためのマイクロプロセッサ（図示省略）を備え
ている。
ル１０１Ａ〜１０ｎＡは、それぞれ、データ転送の制御
を行なうためのマイクロプロセッサ（図示省略）を備え
ている。
【０００９】このマイクロプロセッサが障害となった場
合、システムバス３００を使用して、できるだけ多くの
障害情報をとり、システム制御モジュール２００Ａは、
その情報からシステムの再立上げを行なう。
合、システムバス３００を使用して、できるだけ多くの
障害情報をとり、システム制御モジュール２００Ａは、
その情報からシステムの再立上げを行なう。
【００１０】また、障害が発生した回線制御モジュール
１０ｉ（１０１〜１０ｎの中で障害が発生したモジュー
ルを１０ｉと称する）Ａが再立ち上げできない場合に
は、ハードウェア的にリセットをかけておき、システム
制御モジュール２００Ａからのヘルスチェックにより、
その回線制御モジュール１０ｉＡの異常を検出する。
１０ｉ（１０１〜１０ｎの中で障害が発生したモジュー
ルを１０ｉと称する）Ａが再立ち上げできない場合に
は、ハードウェア的にリセットをかけておき、システム
制御モジュール２００Ａからのヘルスチェックにより、
その回線制御モジュール１０ｉＡの異常を検出する。
【００１１】
【発明が解決しようとする課題】上述の従来例（１）に
おいては、システムバス３００が障害となった場合には
障害情報の収集を行なうことができない。また、回線制
御モジュール１０ｉＡのマイクロプロセッサが障害とな
った場合、その障害情報を収集できない。
おいては、システムバス３００が障害となった場合には
障害情報の収集を行なうことができない。また、回線制
御モジュール１０ｉＡのマイクロプロセッサが障害とな
った場合、その障害情報を収集できない。
【００１２】また、従来例（２）においては、システム
バス３０１、３０２で二重化しているので、例えば、一
方のシステムバス３０１に障害が発生しても、他方のシ
ステムバス３０２でデータの転送は可能であるが、バス
の構成が大きくなり、コストアップとなる。さらに、シ
ステムバスの一方をシリアルバスで構成することも可能
である。例えば、システムバス３０２をシリアルバスで
構成した場合、このシリアルバスの能力をシステムバス
３０１と同等の能力を持たせることが必要であるので、
バスの規模が大きくなり、コストアップとなる。
バス３０１、３０２で二重化しているので、例えば、一
方のシステムバス３０１に障害が発生しても、他方のシ
ステムバス３０２でデータの転送は可能であるが、バス
の構成が大きくなり、コストアップとなる。さらに、シ
ステムバスの一方をシリアルバスで構成することも可能
である。例えば、システムバス３０２をシリアルバスで
構成した場合、このシリアルバスの能力をシステムバス
３０１と同等の能力を持たせることが必要であるので、
バスの規模が大きくなり、コストアップとなる。
【００１３】本発明は、システムバスと、最小限の監視
／制御用のシリアルバスを設け、二重化バス構成とする
ことにより、障害発生時の影響を最小限に抑え、且つ、
経済的な二重化バスシステムを実現しようとする。
／制御用のシリアルバスを設け、二重化バス構成とする
ことにより、障害発生時の影響を最小限に抑え、且つ、
経済的な二重化バスシステムを実現しようとする。
【００１４】
【課題を解決するための手段】 図１は本発明の原理を説明するブロック図である。
図は複数の機能モジュール１０１〜１０ｎと、複数の機
能モジュール１０１〜１０ｎを制御する制御モジュール
２００から構成されるシステムである。
図は複数の機能モジュール１０１〜１０ｎと、複数の機
能モジュール１０１〜１０ｎを制御する制御モジュール
２００から構成されるシステムである。
【００１５】本発明では、複数の機能モジュール１０１
〜１０ｎと制御モジュール２００をデータ転送用のシス
テムバス３００と、監視／制御用のシリアルバス４００
で接続し、複数の機能モジュール１０１〜１０ｎ間、お
よび、複数の機能モジュール１０１〜１０ｎと制御モジ
ュール２００の間のデータ転送はシステムバス３００を
介して行ない、複数の機能モジュール１０１〜１０ｎと
制御モジュール２００の間の制御／監視データの転送は
シリアルバス４００を介して行なう。（請求項１） 機能モジュール１０１〜１０ｎに、システムバス３
００と接続を行なうシステムバス制御部１１０と、シリ
アルバス４００と接続を行なうシリアルバス制御部１２
０とを設け、データ転送はシステムバス制御部１１０を
介してシステムバス３００上で行ない、制御／監視デー
タの転送はシリアルバス制御部１２０を介してシリアル
バス４００上で行なう。（請求項２） 制御モジュール２００に、機能モジュール１０ｉで
障害が発生したとき、シリアルバス４００を通して障害
情報を収集する障害情報収集部２４０Ａと、障害情報収
集部２４０Ａで収集した障害にしたがって、障害が発生
した機能モジュール１０ｉの再組み込みを行なう再立上
げ部２４０Ｂを設け、機能モジュール１０ｉに障害が発
生した場合、障害情報収集部２４０Ａはシリアルバス４
００を介して障害情報を収集し、再立上げ部２４０Ｂは
その障害情報の内容に応じて再立上げ処理を実行する。
（請求項３） シリアルバス制御部１２０に、機能モジュール１０
ｉのプロセッサ１４０が障害となった場合、シリアルバ
ス制御部１２０をバスマスタとして動作させるバスマス
タ制御部１２０Ａを設け、機能モジュール１０ｉのマイ
クロプロセッサ１４０が障害となった場合、シリアルバ
ス制御部１２０のバスマスタ制御部１２０Ａがバスマス
タとして動作し、制御モジュール２００との監視／制御
データの送受信を行なう。（請求項４）
〜１０ｎと制御モジュール２００をデータ転送用のシス
テムバス３００と、監視／制御用のシリアルバス４００
で接続し、複数の機能モジュール１０１〜１０ｎ間、お
よび、複数の機能モジュール１０１〜１０ｎと制御モジ
ュール２００の間のデータ転送はシステムバス３００を
介して行ない、複数の機能モジュール１０１〜１０ｎと
制御モジュール２００の間の制御／監視データの転送は
シリアルバス４００を介して行なう。（請求項１） 機能モジュール１０１〜１０ｎに、システムバス３
００と接続を行なうシステムバス制御部１１０と、シリ
アルバス４００と接続を行なうシリアルバス制御部１２
０とを設け、データ転送はシステムバス制御部１１０を
介してシステムバス３００上で行ない、制御／監視デー
タの転送はシリアルバス制御部１２０を介してシリアル
バス４００上で行なう。（請求項２） 制御モジュール２００に、機能モジュール１０ｉで
障害が発生したとき、シリアルバス４００を通して障害
情報を収集する障害情報収集部２４０Ａと、障害情報収
集部２４０Ａで収集した障害にしたがって、障害が発生
した機能モジュール１０ｉの再組み込みを行なう再立上
げ部２４０Ｂを設け、機能モジュール１０ｉに障害が発
生した場合、障害情報収集部２４０Ａはシリアルバス４
００を介して障害情報を収集し、再立上げ部２４０Ｂは
その障害情報の内容に応じて再立上げ処理を実行する。
（請求項３） シリアルバス制御部１２０に、機能モジュール１０
ｉのプロセッサ１４０が障害となった場合、シリアルバ
ス制御部１２０をバスマスタとして動作させるバスマス
タ制御部１２０Ａを設け、機能モジュール１０ｉのマイ
クロプロセッサ１４０が障害となった場合、シリアルバ
ス制御部１２０のバスマスタ制御部１２０Ａがバスマス
タとして動作し、制御モジュール２００との監視／制御
データの送受信を行なう。（請求項４）
【００１６】
【発明の実施の形態】図２は本発明の第１の実施の形態
を説明するブロック図である。図は、複数の機能モジュ
ール１０１〜１０ｎと制御モジュール２００の間をシス
テムバス３００とシリアルバス４００で接続した構成と
している。
を説明するブロック図である。図は、複数の機能モジュ
ール１０１〜１０ｎと制御モジュール２００の間をシス
テムバス３００とシリアルバス４００で接続した構成と
している。
【００１７】図に示す構成において、複数の機能モジュ
ール１０１〜１０ｎ相互間のデータの転送、複数の機能
モジュール１０１〜１０ｎと制御モジュール２００の間
のデータの転送をシステムバス３００とシステムバス制
御部１１０を介して行ない、複数の機能モジュール１０
１〜１０ｎと制御モジュール２００の間での監視／制御
データの転送はシリアルバス４００とシリアルバス制御
部１２０を介して行なう。
ール１０１〜１０ｎ相互間のデータの転送、複数の機能
モジュール１０１〜１０ｎと制御モジュール２００の間
のデータの転送をシステムバス３００とシステムバス制
御部１１０を介して行ない、複数の機能モジュール１０
１〜１０ｎと制御モジュール２００の間での監視／制御
データの転送はシリアルバス４００とシリアルバス制御
部１２０を介して行なう。
【００１８】図３は本発明の第２の実施の形態を説明す
る図である。図３では図１で説明した機能モジュール１
００として、電子交換機の回線制御モジュール１００Ａ
で構成した例である。
る図である。図３では図１で説明した機能モジュール１
００として、電子交換機の回線制御モジュール１００Ａ
で構成した例である。
【００１９】図中の１１０はシステムバス３００とのイ
ンタフェースをとるシステムバス制御部であり、１２０
はシリアルバス４００とのインタフェースをとるシリア
ルバス制御部であり、１３０は転送するデータを書き込
む共有メモリ、１３１は共有メモリバス、１４０はプロ
セッサ（図中ＣＰＵと示す）、１４１はＣＰＵバス、１
５０はプロセッサ１４０を制御するプログラムが書き込
まれるメモリ、１６０は共有メモリバス１３１とＣＰＵ
バス１４１とのバス変換を行なうバス変換部、１７０は
回線制御部である。また、回線制御部１７０に接続され
たＬ１〜Ｌ８は回線を示す。
ンタフェースをとるシステムバス制御部であり、１２０
はシリアルバス４００とのインタフェースをとるシリア
ルバス制御部であり、１３０は転送するデータを書き込
む共有メモリ、１３１は共有メモリバス、１４０はプロ
セッサ（図中ＣＰＵと示す）、１４１はＣＰＵバス、１
５０はプロセッサ１４０を制御するプログラムが書き込
まれるメモリ、１６０は共有メモリバス１３１とＣＰＵ
バス１４１とのバス変換を行なうバス変換部、１７０は
回線制御部である。また、回線制御部１７０に接続され
たＬ１〜Ｌ８は回線を示す。
【００２０】また、シリアルバス制御部１２０の中の１
２０Ａはバスマスタ制御部であり、プロセッサ１４０が
障害となった場合、バスマスタとして動作するものであ
る。図の構成において、回線Ｌｉ（Ｌ１〜Ｌ８の任意の
１つをＬｉとする）から入力したデータは回線制御部１
７０に入り、共有メモリバス１３１を介して共有メモリ
１３０に展開される。データの転送先が同一の回線制御
モジュール１０ｉＡ内の回線Ｌｊの場合は、プロセッサ
１４０の指示により、回線制御部１７０にデータが転送
され、回線Ｌｊに出力される。
２０Ａはバスマスタ制御部であり、プロセッサ１４０が
障害となった場合、バスマスタとして動作するものであ
る。図の構成において、回線Ｌｉ（Ｌ１〜Ｌ８の任意の
１つをＬｉとする）から入力したデータは回線制御部１
７０に入り、共有メモリバス１３１を介して共有メモリ
１３０に展開される。データの転送先が同一の回線制御
モジュール１０ｉＡ内の回線Ｌｊの場合は、プロセッサ
１４０の指示により、回線制御部１７０にデータが転送
され、回線Ｌｊに出力される。
【００２１】データの転送先が他の回線制御モジュール
１０ｊＡが制御する回線Ｌｋの場合は、回線制御モジュ
ール１０ｉＡのプロセッサ１４０の指示により、システ
ムバス制御部１１０がシステムバス３００より、データ
を転送し、受信側の回線制御モジュール１０ｊＡのシス
テムバス制御部１１０に取り込まれ、共有メモリ１３０
に転送される。そして、プロセッサ１４０からの制御に
より、回線制御部１７０が共有メモリ１３０からデータ
を取り込み回線Ｌｋに出力する。
１０ｊＡが制御する回線Ｌｋの場合は、回線制御モジュ
ール１０ｉＡのプロセッサ１４０の指示により、システ
ムバス制御部１１０がシステムバス３００より、データ
を転送し、受信側の回線制御モジュール１０ｊＡのシス
テムバス制御部１１０に取り込まれ、共有メモリ１３０
に転送される。そして、プロセッサ１４０からの制御に
より、回線制御部１７０が共有メモリ１３０からデータ
を取り込み回線Ｌｋに出力する。
【００２２】さらに、本発明では、回線制御モジュール
１０ｉＡが障害となった場合、システム制御モジュール
２００Ａからの指示により、障害データを収集する。こ
のとき、障害となった回線制御モジュール１０ｉＡのプ
ロセッサ１４０が正常の場合は、プロセッサ１４０が障
害データの収集、送信の制御を行なうが、プロセッサ１
４０が障害の場合は、システムバス制御部１２０内のバ
スマスタ制御部１２０Ａが障害データの収集、送信の制
御を行なう。
１０ｉＡが障害となった場合、システム制御モジュール
２００Ａからの指示により、障害データを収集する。こ
のとき、障害となった回線制御モジュール１０ｉＡのプ
ロセッサ１４０が正常の場合は、プロセッサ１４０が障
害データの収集、送信の制御を行なうが、プロセッサ１
４０が障害の場合は、システムバス制御部１２０内のバ
スマスタ制御部１２０Ａが障害データの収集、送信の制
御を行なう。
【００２３】図４は本発明の第３の実施の形態を説明す
る図である。図は、図１で説明した制御モジュール１０
０として、電子交換機のシステム制御モジュール２００
Ａで構成した例である。
る図である。図は、図１で説明した制御モジュール１０
０として、電子交換機のシステム制御モジュール２００
Ａで構成した例である。
【００２４】図中の２１０はシステムバス制御部であ
り、２２０はシリアルバス制御部であり、２３０は転送
するデータを書き込む共有メモリ、２３１は共有メモリ
バス、２４０はプロセッサ、２４１はＣＰＵバス、２５
０はメモリ、２６０はバス変換部であり、回線制御モジ
ュール１００Ａから回線制御部１７０を削除した構成と
している。また、プロセッサ２４０には、回線制御モジ
ュール１０ｉＡに障害が発生したとき、シリアルバス４
００を通して障害情報を収集する障害情報収集部２４０
Ａと、障害情報収集部２４０Ａで収集した障害にしたが
って、障害が発生した回線制御モジュール１０ｉＡの再
組み込みを行なう再立上げ部（図中再立上部と示す）２
４０Ｂを設けている。
り、２２０はシリアルバス制御部であり、２３０は転送
するデータを書き込む共有メモリ、２３１は共有メモリ
バス、２４０はプロセッサ、２４１はＣＰＵバス、２５
０はメモリ、２６０はバス変換部であり、回線制御モジ
ュール１００Ａから回線制御部１７０を削除した構成と
している。また、プロセッサ２４０には、回線制御モジ
ュール１０ｉＡに障害が発生したとき、シリアルバス４
００を通して障害情報を収集する障害情報収集部２４０
Ａと、障害情報収集部２４０Ａで収集した障害にしたが
って、障害が発生した回線制御モジュール１０ｉＡの再
組み込みを行なう再立上げ部（図中再立上部と示す）２
４０Ｂを設けている。
【００２５】さらに、システムバス制御部２１０、シリ
アルバス制御部２２０には、システムバス３００とシリ
アルバス４００のバス競合を行なう機能（図示省略）が
付加されている。
アルバス制御部２２０には、システムバス３００とシリ
アルバス４００のバス競合を行なう機能（図示省略）が
付加されている。
【００２６】さらに、図１の原理図では、制御モジュー
ル１００は１個としているが、システム全体の処理能力
向上のために、制御モジュール１００をｎ個で構成し、
ｎ個の現用モジュールに１個の予備モジュールを備える
ｎ＋１システムで構成することも可能である。
ル１００は１個としているが、システム全体の処理能力
向上のために、制御モジュール１００をｎ個で構成し、
ｎ個の現用モジュールに１個の予備モジュールを備える
ｎ＋１システムで構成することも可能である。
【００２７】図５は本発明のＩＰＬのシーケンス図
（１）である。図は、正常時のＩＰＬ（Initial Progra
m Load) 動作を示し、図中の実線はシリアルバス４００
による通信、太線、および破線はシステムバス３００に
よる通信を示す。以下、シーケンス図により本発明の動
作を説明する。
（１）である。図は、正常時のＩＰＬ（Initial Progra
m Load) 動作を示し、図中の実線はシリアルバス４００
による通信、太線、および破線はシステムバス３００に
よる通信を示す。以下、シーケンス図により本発明の動
作を説明する。
【００２８】 回線制御モジュール１０１Ａ〜１０ｎ
Ａは、シリアルバス４００に対して、デフォルトで受信
のみが行なえるように設定されている。システム制御モ
ジュール２００Ａから回線制御モジュール１０ｉＡに対
して、シリアルバス４００の初期設定を行なう。
Ａは、シリアルバス４００に対して、デフォルトで受信
のみが行なえるように設定されている。システム制御モ
ジュール２００Ａから回線制御モジュール１０ｉＡに対
して、シリアルバス４００の初期設定を行なう。
【００２９】 それぞれの回線制御モジュール１０ｉ
Ａは初期設定終了後、設定終了の応答を送出する。 正常応答を受信したシステム制御モジュール２００
Ａは、シリアルバス４００を使用して、システムバス３
００の初期設定を行なう。
Ａは初期設定終了後、設定終了の応答を送出する。 正常応答を受信したシステム制御モジュール２００
Ａは、シリアルバス４００を使用して、システムバス３
００の初期設定を行なう。
【００３０】 それぞれの回線制御モジュール１０ｉ
Ａは初期設定終了後、設定終了の応答を送出する。この
初期設定により回線制御モジュール２００Ａはシステム
バス３００の使用が可能となり、ＩＰＬ待ち状態とな
る。
Ａは初期設定終了後、設定終了の応答を送出する。この
初期設定により回線制御モジュール２００Ａはシステム
バス３００の使用が可能となり、ＩＰＬ待ち状態とな
る。
【００３１】 ブロードキャストにより、システム制
御モジュール２００Ａから、回線制御モジュール１０ｉ
ＡのＩＰＬを行なう。ＩＰＬするプログラムが長い場合
には、ＩＰＬのシーケンス中で、その時点での状態が正
常であるか否かのチェックを行なう。
御モジュール２００Ａから、回線制御モジュール１０ｉ
ＡのＩＰＬを行なう。ＩＰＬするプログラムが長い場合
には、ＩＰＬのシーケンス中で、その時点での状態が正
常であるか否かのチェックを行なう。
【００３２】 すべてのＩＰＬが完了した状態で、シ
ステム制御モジュール２００Ａは各回線制御モジュール
１０ｉＡに対して、スタート指示を送出し、このスター
ト指示により各回線制御モジュール１０ｉＡは通常運用
に入る。システム制御モジュール２００Ａはスタート応
答を受信することにより各回線制御モジュール１０ｉＡ
が通常運用に入ったことを認識する。
ステム制御モジュール２００Ａは各回線制御モジュール
１０ｉＡに対して、スタート指示を送出し、このスター
ト指示により各回線制御モジュール１０ｉＡは通常運用
に入る。システム制御モジュール２００Ａはスタート応
答を受信することにより各回線制御モジュール１０ｉＡ
が通常運用に入ったことを認識する。
【００３３】図６、７は本発明のＩＰＬのシーケンス図
（２）、（３）を示す。図は、ＩＰＬ中に異常が発生し
た場合の動作を示し、図中の実線はシリアルバス４００
による通信、太線、および破線はシステムバス３００に
よる通信を示す。以下、シーケンス図により本発明の動
作を説明する。
（２）、（３）を示す。図は、ＩＰＬ中に異常が発生し
た場合の動作を示し、図中の実線はシリアルバス４００
による通信、太線、および破線はシステムバス３００に
よる通信を示す。以下、シーケンス図により本発明の動
作を説明する。
【００３４】 シリアルバス４００の初期設定を行な
う。 設定終了の応答を送出する。 システムバス３００の初期設定を行なう。
う。 設定終了の応答を送出する。 システムバス３００の初期設定を行なう。
【００３５】 設定終了の応答を送出する。 ブロードキャストにより、回線制御モジュール１０
ｉＡのＩＰＬを行なう。この〜の処理は図５で説明
した処理と同じである。
ｉＡのＩＰＬを行なう。この〜の処理は図５で説明
した処理と同じである。
【００３６】 ＩＰＬ中に異常を検出した場合は、そ
の回線制御モジュール１０ｊＡに対して、指定の回数の
ＩＰＬのリトライを行なう。 指定の回数のＩＰＬのリトライを行なっても、初期
設定できない場合、システムバス３００は回線制御モジ
ュール１０ｊＡを切り離す。
の回線制御モジュール１０ｊＡに対して、指定の回数の
ＩＰＬのリトライを行なう。 指定の回数のＩＰＬのリトライを行なっても、初期
設定できない場合、システムバス３００は回線制御モジ
ュール１０ｊＡを切り離す。
【００３７】 他の正常な回線制御モジュール１０ｉ
Ａ（１０ｊを除く）に対して引続きＩＰＬを実行する。
ＩＰＬ終了後、スタート指示により、通常運用に入る。 システム制御モジュール２００の障害情報収集部２
４０Ａは障害が発生した回線制御モジュール１０ｊＡに
対して、シリアルバス４００をとおして障害解析処理を
起動する。
Ａ（１０ｊを除く）に対して引続きＩＰＬを実行する。
ＩＰＬ終了後、スタート指示により、通常運用に入る。 システム制御モジュール２００の障害情報収集部２
４０Ａは障害が発生した回線制御モジュール１０ｊＡに
対して、シリアルバス４００をとおして障害解析処理を
起動する。
【００３８】障害解析処理が起動され、障害データを収
集し、再立上げ部２４０Ｂは、障害情報を解析して、障
害状況に応じた再立上げ処理を行なう。例えば、他の回
線制御モジュール１０ｉＡ（１０ｊを除く）に対して影
響のない範囲で試験を行ない、回線制御モジュール１０
ｊＡのプロセッサ１４０のテスト、および個別機能プロ
グラムのＩＰＬ等を行なう。そして、ソフトウェアが正
しく走行できるようなプロセッサ１４０が正常の場合に
は、プロセッサ１４０によって収集された障害情報、試
験結果よって、被疑箇所の特定ができる。また、プロセ
ッサ１４０上でソフトウェアが走行できない場合、シス
テム制御モジュール２００Ａからのシリアル制御を行な
うコマンドにより、シリアルバス制御部１２０のバスマ
スタ制御部１２０Ａが擬似バスマスタとなり、プロセッ
サ１４０の代わりとして動作し、障害情報を収集するこ
と（あるいは、アクセス不能の情報）により被疑箇所の
特定ができる。
集し、再立上げ部２４０Ｂは、障害情報を解析して、障
害状況に応じた再立上げ処理を行なう。例えば、他の回
線制御モジュール１０ｉＡ（１０ｊを除く）に対して影
響のない範囲で試験を行ない、回線制御モジュール１０
ｊＡのプロセッサ１４０のテスト、および個別機能プロ
グラムのＩＰＬ等を行なう。そして、ソフトウェアが正
しく走行できるようなプロセッサ１４０が正常の場合に
は、プロセッサ１４０によって収集された障害情報、試
験結果よって、被疑箇所の特定ができる。また、プロセ
ッサ１４０上でソフトウェアが走行できない場合、シス
テム制御モジュール２００Ａからのシリアル制御を行な
うコマンドにより、シリアルバス制御部１２０のバスマ
スタ制御部１２０Ａが擬似バスマスタとなり、プロセッ
サ１４０の代わりとして動作し、障害情報を収集するこ
と（あるいは、アクセス不能の情報）により被疑箇所の
特定ができる。
【００３９】
【発明の効果】本発明によれば、回線制御モジュールに
障害が発生した場合、ハードウェア的にその障害情報を
容易に収集することができる。
障害が発生した場合、ハードウェア的にその障害情報を
容易に収集することができる。
【００４０】また、システムバスの障害発生の場合、シ
リアルバスを使用することにより障害情報の収集、試験
を容易に行なうことができ、障害の切り分けが容易とな
る。そして、収集した障害情報により、ＩＰＬ内容を変
更し、再立上げできる部分のみで再立上げを行ない、障
害の影響を最小限に抑えることができる。
リアルバスを使用することにより障害情報の収集、試験
を容易に行なうことができ、障害の切り分けが容易とな
る。そして、収集した障害情報により、ＩＰＬ内容を変
更し、再立上げできる部分のみで再立上げを行ない、障
害の影響を最小限に抑えることができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の第１の実施の形態を説明する図
【図３】 本発明の第２の実施の形態を説明する図
【図４】 本発明の第３の実施の形態を説明する図
【図５】 本発明のＩＰＬのシーケンス図（１）
【図６】 本発明のＩＰＬのシーケンス図（２）
【図７】 本発明のＩＰＬのシーケンス図（３）
【図８】 従来例を説明する図（１）
【図９】 従来例を説明する図（２）
１０１〜１０ｎ 機能モジュール １００、１００Ａ〜１０ｎＡ 回線制御モジュール １１０、２１０ システムパス制御部 １２０、２２０ シリアルバス制御部 １２０Ａ バスマスタ制御部 １３０、２３０ 共有メモリ １３１、２３１ 共有メモリバス １４０、２４０ プロセッサ １４１、２４１ ＣＰＵバス １５０、２５０ メモリ １６０、２６０ バス変換部 １７０ 回線制御部 Ｌ１〜Ｌ８ 回線 ２００ 制御モジュール ２００Ａ システム制御モジュール ２４０Ａ 障害情報収集部 ２４０Ｂ 再立上げ部 ３００、３０１、３０２ システムバス ４００ シリアルバス
Claims (4)
- 【請求項１】 プロセッサとメモリを備え、所定の処理
を実行する複数の機能モジュールと、複数の前記機能モ
ジュールを監視／制御する制御モジュールから構成され
るシステムにおいて、 複数の前記機能モジュールと前記制御モジュールの間で
データの転送を行なうシステムバスと、 複数の前記機能モジュールと前記制御モジュールの間で
監視／制御用のデータの転送を行なうシリアルバスを設
けたことを特徴とする二重化バスシステム。 - 【請求項２】 １項記載のバスシステムにおいて、 前記制御モジュール、および、機能モジュールに、 システムバスと接続を行なうシステムバス制御部と、 シリアルバスと接続を行なうシリアルバス制御部とを設
けたことを特徴とする請求項１記載の二重化バスシステ
ム。 - 【請求項３】 前項記載のバスシステムにおいて、 前記制御モジュールに、 前記機能モジュールに障害が発生したとき、シリアルバ
スを通して障害情報を収集する障害情報収集部と、 前記障害情報収集部で収集した障害にしたがって、障害
が発生した前記機能モジュールの再組み込みを行なう再
立上げ部を設けたことを特徴とする請求項１記載の二重
化バスシステム。 - 【請求項４】 ２項記載のバスシステムにおいて、 前記シリアルバス制御部に、前記機能モジュールのマイ
クロプロセッサが障害となった場合、前記シリアルバス
制御部をバスマスタとして動作させるバスマスタ制御部
を設けたことを特徴とする請求項３記載の二重化バスシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23116895A JP4112642B2 (ja) | 1995-09-08 | 1995-09-08 | 二重化バスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23116895A JP4112642B2 (ja) | 1995-09-08 | 1995-09-08 | 二重化バスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981469A true JPH0981469A (ja) | 1997-03-28 |
| JP4112642B2 JP4112642B2 (ja) | 2008-07-02 |
Family
ID=16919383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23116895A Expired - Lifetime JP4112642B2 (ja) | 1995-09-08 | 1995-09-08 | 二重化バスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4112642B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374322B1 (en) * | 1998-02-27 | 2002-04-16 | Hitachi, Ltd. | Bus controlling system |
| JP2010182037A (ja) * | 2009-02-04 | 2010-08-19 | Nec Fielding Ltd | 多重化装置、多重化装置用故障発生順序表示方法、及び故障発生順序表示用制御プログラム |
| JP2012173927A (ja) * | 2011-02-21 | 2012-09-10 | Nec Corp | 電子装置、集積装置、情報処理システム、および、処理方法 |
| KR101447221B1 (ko) * | 2012-06-26 | 2014-10-06 | 실리콘 터치 테크놀로지 인코포레이티드 | 직렬 전송 시스템에 적용되는 칩과 그에 따른 페일세이프 방법 |
-
1995
- 1995-09-08 JP JP23116895A patent/JP4112642B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374322B1 (en) * | 1998-02-27 | 2002-04-16 | Hitachi, Ltd. | Bus controlling system |
| US6480926B2 (en) | 1998-02-27 | 2002-11-12 | Hitachi, Ltd. | Bus controlling system |
| JP2010182037A (ja) * | 2009-02-04 | 2010-08-19 | Nec Fielding Ltd | 多重化装置、多重化装置用故障発生順序表示方法、及び故障発生順序表示用制御プログラム |
| JP2012173927A (ja) * | 2011-02-21 | 2012-09-10 | Nec Corp | 電子装置、集積装置、情報処理システム、および、処理方法 |
| KR101447221B1 (ko) * | 2012-06-26 | 2014-10-06 | 실리콘 터치 테크놀로지 인코포레이티드 | 직렬 전송 시스템에 적용되는 칩과 그에 따른 페일세이프 방법 |
| US8874980B2 (en) | 2012-06-26 | 2014-10-28 | Silicon Touch Technology Inc. | Chip applied to serial transmission system and associated fail safe method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4112642B2 (ja) | 2008-07-02 |
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