JPH02122335A - Ｒａｓ回路の試験方法 - Google Patents
Ｒａｓ回路の試験方法Info
- Publication number
- JPH02122335A JPH02122335A JP63276766A JP27676688A JPH02122335A JP H02122335 A JPH02122335 A JP H02122335A JP 63276766 A JP63276766 A JP 63276766A JP 27676688 A JP27676688 A JP 27676688A JP H02122335 A JPH02122335 A JP H02122335A
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- computer system
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- 238000012360 testing method Methods 0.000 claims abstract description 33
- 238000012545 processing Methods 0.000 description 6
- 238000003745 diagnosis Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
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- 229920002554 vinyl polymer Polymers 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機システムにおけるＲＡＳ回路において、イニシア
ルマイクロプログラムロード（ＩＭＰＬ）時に該ＲＡＳ
回路の試験を行うことを可能とするＲＡＳ回路の試験方
法に関し、 計算機システムのジョブ遂行を一時停止させることなく
、ＲＡＳ回路の正常性を保証することを目的とし、 記憶手段に格納されたプログラムを読出して、計算機シ
ステムに対するＩＭＰＬを行うサービスプロセッサにお
いて、該記憶手段に該サービスプロセッサに対するＩＭ
ＰＬと、該計算機システムに対するＩＭＰＬを指示する
プログラムに続いて、ＲＡＳ回路の試験を指示するプロ
グラムを格納しておき、該記憶手段からＩＭＰＬを指示
するプログラムを読出して、該サービスプロセッサに対
するＩＭＰＬを行った後、該記憶手段からＲＡＳ回路の
試験を指示するプログラムを読出して、該計算機システ
ムに備わるＲＡＳ回路の試験を実行し、再びＩＭＰＬを
指示するプログラムの次のシーケンスに戻り、該計算機
システムに対するＩＭＰＬを行った後は、再びＲＡＳ回
路の試験を指示するプログラムの実行は行わない構成と
する。
ルマイクロプログラムロード（ＩＭＰＬ）時に該ＲＡＳ
回路の試験を行うことを可能とするＲＡＳ回路の試験方
法に関し、 計算機システムのジョブ遂行を一時停止させることなく
、ＲＡＳ回路の正常性を保証することを目的とし、 記憶手段に格納されたプログラムを読出して、計算機シ
ステムに対するＩＭＰＬを行うサービスプロセッサにお
いて、該記憶手段に該サービスプロセッサに対するＩＭ
ＰＬと、該計算機システムに対するＩＭＰＬを指示する
プログラムに続いて、ＲＡＳ回路の試験を指示するプロ
グラムを格納しておき、該記憶手段からＩＭＰＬを指示
するプログラムを読出して、該サービスプロセッサに対
するＩＭＰＬを行った後、該記憶手段からＲＡＳ回路の
試験を指示するプログラムを読出して、該計算機システ
ムに備わるＲＡＳ回路の試験を実行し、再びＩＭＰＬを
指示するプログラムの次のシーケンスに戻り、該計算機
システムに対するＩＭＰＬを行った後は、再びＲＡＳ回
路の試験を指示するプログラムの実行は行わない構成と
する。
本発明は計算機システムにおけるＲ Ａ Ｓ （Ｒｅｌ
ｉａｌ）ｉｌｉｔｙ＋＾ｖａｉｌａｂｉｌｉｔｙ ａｎ
ｄ ５ｅｒｖｉｃｅａｂｉｌｉｔｙ）回路に係り、特に
イニシアルマイクロプログラムロード（以後ＩＭＰＬと
略す）時に該ＲＡＳ回路の試験を行うことを可能とする
ＲＡＳ回路の試験方法に関する。
ｉａｌ）ｉｌｉｔｙ＋＾ｖａｉｌａｂｉｌｉｔｙ ａｎ
ｄ ５ｅｒｖｉｃｅａｂｉｌｉｔｙ）回路に係り、特に
イニシアルマイクロプログラムロード（以後ＩＭＰＬと
略す）時に該ＲＡＳ回路の試験を行うことを可能とする
ＲＡＳ回路の試験方法に関する。
計算機システムに対する高信頼性の要求に対応して、計
算機システムを構成する中央処理装置、主記憶制御装置
及びチャネル等にＲＡＳ回路を設け、各装置の回路等の
動作に異常が発生するとエラー情報を送出すると共に、
障害発生個所を指摘することで、障害の早期発見及び早
期復旧を可能とするように考慮されている。
算機システムを構成する中央処理装置、主記憶制御装置
及びチャネル等にＲＡＳ回路を設け、各装置の回路等の
動作に異常が発生するとエラー情報を送出すると共に、
障害発生個所を指摘することで、障害の早期発見及び早
期復旧を可能とするように考慮されている。
ところで、近年計算機システムにおけるＲＡＳ機能の重
要性が益々高まって来ているが、このＲＡＳ機能の正常
性を保証するためには、計算機システムに設けられてい
るＲＡＳ回路を短い間隔で試験することが必要である。
要性が益々高まって来ているが、このＲＡＳ機能の正常
性を保証するためには、計算機システムに設けられてい
るＲＡＳ回路を短い間隔で試験することが必要である。
従来、ユーザ先における計算機システムのＲＡＳ回路の
試験は、定期保守時に保守技術者が計算機システムのジ
ョブ遂行を一時停止させた後、ＲＡＳ回路を試験するプ
ログラムをサービスプロセッサに実行させ、計算機シス
テムの各部を擬似的にエラー状態として、該各部毎に設
けられているＲＡＳ回路の動作を調べている。
試験は、定期保守時に保守技術者が計算機システムのジ
ョブ遂行を一時停止させた後、ＲＡＳ回路を試験するプ
ログラムをサービスプロセッサに実行させ、計算機シス
テムの各部を擬似的にエラー状態として、該各部毎に設
けられているＲＡＳ回路の動作を調べている。
そして、現在、この定期保守は３〜６月間隔で実施され
ており、この間にＲＡＳ回路が試験されることは無い。
ており、この間にＲＡＳ回路が試験されることは無い。
上記の如く、従来は３〜６月の間はＲＡＳ回路の試験が
行われず、この間にＲＡＳ回路に障害が発生すると、計
算機システムに発生した障害に対応するエラー情報が送
出されなかったり、又は、誤ったエラー情報が送出され
たりして、計算機システムの障害の早期発見及び早期復
旧を阻害するという問題がある。
行われず、この間にＲＡＳ回路に障害が発生すると、計
算機システムに発生した障害に対応するエラー情報が送
出されなかったり、又は、誤ったエラー情報が送出され
たりして、計算機システムの障害の早期発見及び早期復
旧を阻害するという問題がある。
本発明はこのような問題点に漏み、計算機システムに対
するＩＭＰＬ時に、ＲＡＳ回路の試験を行うことを可能
として、計算機システムのジョブ遂行を一時停止させる
ことなく、ＲＡＳ回路の正常性を保証することを目的と
している。
するＩＭＰＬ時に、ＲＡＳ回路の試験を行うことを可能
として、計算機システムのジョブ遂行を一時停止させる
ことなく、ＲＡＳ回路の正常性を保証することを目的と
している。
計算機システムにおいては通常データ処理の開始に先立
って、プログラムを外部記憶装置から読出して、それを
主記憶装置に格納するイニシアルマイクロプログラムロ
ードと呼ばれる処理が行われる。このＩＭＰＬ時には、
イニシアル診断として命令を実行させて、その結果を調
べることで、計算機システムの各機能の試験は行われる
が、ＲＡＳ回路の試験は行われていない。
って、プログラムを外部記憶装置から読出して、それを
主記憶装置に格納するイニシアルマイクロプログラムロ
ードと呼ばれる処理が行われる。このＩＭＰＬ時には、
イニシアル診断として命令を実行させて、その結果を調
べることで、計算機システムの各機能の試験は行われる
が、ＲＡＳ回路の試験は行われていない。
本発明は、このＩＭＰＬ時に、ＲＡＳ回路の試験を行え
るようにしたものである。
るようにしたものである。
第１図は本発明の原理ブロック図である。
サービスプロセッサ２は記憶手段３に格納されているサ
ービスプロセッサ２自身のＩＭＰＬを指示すると共に、
計算機システム１に対するＩＭＰＬを指示するプログラ
ム４を読出して、内部メモリに格納すると、このプログ
ラム４の指示に基づいて動作し、先ずサービスプロセッ
サ２自身に対してＩＭＰＬを行う。
ービスプロセッサ２自身のＩＭＰＬを指示すると共に、
計算機システム１に対するＩＭＰＬを指示するプログラ
ム４を読出して、内部メモリに格納すると、このプログ
ラム４の指示に基づいて動作し、先ずサービスプロセッ
サ２自身に対してＩＭＰＬを行う。
サービスプロセッサ２は自身のＩＭＰＬが済むと、記憶
手段３からＲＡＳ回路の試験を指示するプログラム５を
読出して、内部メモリに格納した後、このプログラム５
の指示に基づき、計算機システム１の各部のＲＡＳ回路
の試験を行う。
手段３からＲＡＳ回路の試験を指示するプログラム５を
読出して、内部メモリに格納した後、このプログラム５
の指示に基づき、計算機システム１の各部のＲＡＳ回路
の試験を行う。
即ち、計算機システム１の各部のハードウェア上でデー
タを誤らせ、ＲＡＳ回路が正常にエラー情報を送出する
か、更に、正確なエラー発生個所を指示しているか等を
調べる。
タを誤らせ、ＲＡＳ回路が正常にエラー情報を送出する
か、更に、正確なエラー発生個所を指示しているか等を
調べる。
サービスプロセッサ２はこのＲＡＳ回路の試験が完了す
ると、内部メモリからプログラム４の次のシーケンスを
読出して、計算機システム１に対するＩＭＰＬを実行す
るが、プログラム５を再度実行することは行わない。
ると、内部メモリからプログラム４の次のシーケンスを
読出して、計算機システム１に対するＩＭＰＬを実行す
るが、プログラム５を再度実行することは行わない。
計算機システム１に対してｒＭＰＬが完了すると、イニ
シアル診断が実行され、計算機システム１の各部はリセ
ットされてからデータが書込まれた後、命令が送出され
、この命令が実行された結果が収集されて、計算機シス
テム１の各部の機能が試験される。
シアル診断が実行され、計算機システム１の各部はリセ
ットされてからデータが書込まれた後、命令が送出され
、この命令が実行された結果が収集されて、計算機シス
テム１の各部の機能が試験される。
上記の如く構成することにより、サービスプロセッサ２
は記憶手段３に格納されているプログラム４を読出して
、サービスプロセッサ２自身に対するＩＭＰＬを行って
ＲＡＳ回路の試験を行える準備を整え、続いてプログラ
ム５を読出して計算機システム１のＲＡＳ回路の試験を
行い、再びプログラム４の次のシーケンスを実行するこ
とで、計算機システム１に対するＴＭＰＬを行い、ＲＡ
Ｓ回路の試験により誤ったデータが格納された計算機シ
ステムｌの各部を正常状態にすることが出来る。
は記憶手段３に格納されているプログラム４を読出して
、サービスプロセッサ２自身に対するＩＭＰＬを行って
ＲＡＳ回路の試験を行える準備を整え、続いてプログラ
ム５を読出して計算機システム１のＲＡＳ回路の試験を
行い、再びプログラム４の次のシーケンスを実行するこ
とで、計算機システム１に対するＴＭＰＬを行い、ＲＡ
Ｓ回路の試験により誤ったデータが格納された計算機シ
ステムｌの各部を正常状態にすることが出来る。
そして、サービスプロセッサ２は再びプログラム５を内
部メモリから読出して実行することは行わないため、計
算機システム１のハードウェア上に再び誤ったデータが
書込まれることが無く、計算機システム１は正常にジョ
ブを遂行することが出来る。
部メモリから読出して実行することは行わないため、計
算機システム１のハードウェア上に再び誤ったデータが
書込まれることが無く、計算機システム１は正常にジョ
ブを遂行することが出来る。
第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するフローチャートである
。
第３図は第２図の動作を説明するフローチャートである
。
サービスプロセッサ２は電源が投入されると、図示省略
した電源制御装置に指示して計算機システムを構成する
中央処理袋Ｗ６、主記憶制御装置７、主記憶８、チャネ
ル９及び入出力装置１０に電源を供給させる。
した電源制御装置に指示して計算機システムを構成する
中央処理袋Ｗ６、主記憶制御装置７、主記憶８、チャネ
ル９及び入出力装置１０に電源を供給させる。
ここで、サービスプロセッサ２は第３図■に示す如く、
ディスク１１からＩＭＰＬを指示するプログラム４を読
出して内部のメモリにロードすると、このプログラム４
の指示に従い第３図■に示す如く、先ずサービスプロセ
ッサ２自身のＩＭＰＬを実行する。
ディスク１１からＩＭＰＬを指示するプログラム４を読
出して内部のメモリにロードすると、このプログラム４
の指示に従い第３図■に示す如く、先ずサービスプロセ
ッサ２自身のＩＭＰＬを実行する。
そして、第３図■に示す如く、サービスプロセッサ２は
自身のＩＭＰＬ実行が完了するのを監視しており、自身
のＩＭＰＬ実行が完了すると第３図■に示す如く、ディ
スク１１から内部のメモリに、ＲＡＳ回路の試験を指示
するプログラム５を読出してロードする。
自身のＩＭＰＬ実行が完了するのを監視しており、自身
のＩＭＰＬ実行が完了すると第３図■に示す如く、ディ
スク１１から内部のメモリに、ＲＡＳ回路の試験を指示
するプログラム５を読出してロードする。
そして、このプログラム５の指示により、第３図■に示
す如く、ＲＡＳ回路の試験を実行する。
す如く、ＲＡＳ回路の試験を実行する。
即ち、中央処理装置６、主記憶制御装置７及びチャネル
９の各部に誤ったデータを送出し、この各部のハードウ
ェア上に誤ったデータを順次書込んで、該各部のＲＡＳ
回路が正常にエラー情報を送出するか、正しい障害位置
を指示するか等を調べる。
９の各部に誤ったデータを送出し、この各部のハードウ
ェア上に誤ったデータを順次書込んで、該各部のＲＡＳ
回路が正常にエラー情報を送出するか、正しい障害位置
を指示するか等を調べる。
サービスプロセッサ２は第３図■に示す如く、ＲＡＳ回
路の試験の完了を監視しており、ＲＡＳ回路の試験が完
了すると、第３図■に示す如く、プログラム４の次のシ
ーケンスに戻り、第３図■に示す如（、計算機システム
に対するＩＭＰＬを実行する。即ち、中央処理装置６、
主記憶制御装置７及びチャネル９に対するＩＭＰＬを実
行する。
路の試験の完了を監視しており、ＲＡＳ回路の試験が完
了すると、第３図■に示す如く、プログラム４の次のシ
ーケンスに戻り、第３図■に示す如（、計算機システム
に対するＩＭＰＬを実行する。即ち、中央処理装置６、
主記憶制御装置７及びチャネル９に対するＩＭＰＬを実
行する。
そして、第３図■に示す如（、ＩＭＰＬの完了を監視し
ており、ＩＭＰＬが完了すると、第３図０に示す如く、
中央処理装置６と主記憶制御装置７とチャネル９の各部
をリセットしてからデータを書込んだ後、この各部に命
令を送出して実行させた結果を収集して、この各部の機
能を試験するイニシアル診断を行う。
ており、ＩＭＰＬが完了すると、第３図０に示す如く、
中央処理装置６と主記憶制御装置７とチャネル９の各部
をリセットしてからデータを書込んだ後、この各部に命
令を送出して実行させた結果を収集して、この各部の機
能を試験するイニシアル診断を行う。
そして、第３図０に示す如く、イニシアル診断完了を監
視しており、イニシアル診断完了により、動作を終了す
る。
視しており、イニシアル診断完了により、動作を終了す
る。
以上説明した如く、本発明は計算機システムに対するビ
ニシアルプログラムロード時に、ＲＡＳ回路の試験を実
施することが出来るため、計算機システムの定期保守時
までＲＡＳ回路の試験を待つ必要が無く、ＲＡＳ回路の
正常性を短い期間で調べることが出来る。
ニシアルプログラムロード時に、ＲＡＳ回路の試験を実
施することが出来るため、計算機システムの定期保守時
までＲＡＳ回路の試験を待つ必要が無く、ＲＡＳ回路の
正常性を短い期間で調べることが出来る。
従って、ＲＡＳ回路が送出するエラー情報に対する信頼
性が向上し、計算機システムの障害の早期発見と早期復
旧に効果を奏すと共に、ユーザ先における計算機システ
ムの信頼性に寄与するところが大きい。
性が向上し、計算機システムの障害の早期発見と早期復
旧に効果を奏すと共に、ユーザ先における計算機システ
ムの信頼性に寄与するところが大きい。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す回路のプロ・７り図、
第３図は第２図の動作を説明するフローチャートである
。 図において、 ■は［機システム、２はサービスプロセッサ、３は記憶
手段、 ４．５はプログラム、６は中央処理装置、
７は主記憶制御装置、８は主記憶、 ９はチ
ャネル、１０は入出力装置、 １１はディスクである
。 本発明の斥シ里）０７９図 第 １図 に
。 図において、 ■は［機システム、２はサービスプロセッサ、３は記憶
手段、 ４．５はプログラム、６は中央処理装置、
７は主記憶制御装置、８は主記憶、 ９はチ
ャネル、１０は入出力装置、 １１はディスクである
。 本発明の斥シ里）０７９図 第 １図 に
Claims (1)
- 【特許請求の範囲】 記憶手段（３）に格納されたプログラムを読出して、計
算機システム（１）に対するイニシアルマイクロプログ
ラムロードを行うサービスプロセッサ（２）において、 該記憶手段（３）に該サービスプロセッサ（２）に対す
るイニシアルマイクロプログラムロードと、該計算機シ
ステム（１）に対するイニシアルマイクロプログラムロ
ードを指示するプログラム（４）に続いて、ＲＡＳ回路
の試験を指示するプログラム（５）を格納しておき、 該記憶手段（３）からイニシアルマイクロプログラムロ
ードを指示するプログラム（４）を読出して、該サービ
スプロセッサ（２）に対するイニシアルマイクロプログ
ラムロードを行った後、該記憶手段（３）からＲＡＳ回
路の試験を指示するプログラム（５）を読出して、該計
算機システム（１）に備わるＲＡＳ回路の試験を実行し
、再びイニシアルマイクロプログラムロードを指示する
プログラム（４）の次のシーケンスに戻り、該計算機シ
ステム（１）に対するイニシアルマイクロプログラムロ
ードを行った後は、再びＲＡＳ回路の試験を指示するプ
ログラム（５）の実行は行わないことを特徴とするＲＡ
Ｓ回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276766A JPH02122335A (ja) | 1988-11-01 | 1988-11-01 | Ｒａｓ回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276766A JPH02122335A (ja) | 1988-11-01 | 1988-11-01 | Ｒａｓ回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122335A true JPH02122335A (ja) | 1990-05-10 |
Family
ID=17574058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276766A Pending JPH02122335A (ja) | 1988-11-01 | 1988-11-01 | Ｒａｓ回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020630A (ja) * | 2007-07-11 | 2009-01-29 | Fujitsu Ltd | コンピュータ装置の試験方法及び装置及びプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107145A (ja) * | 1983-11-15 | 1985-06-12 | Fujitsu Ltd | 計算機システムのテスト制御方式 |
-
1988
- 1988-11-01 JP JP63276766A patent/JPH02122335A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107145A (ja) * | 1983-11-15 | 1985-06-12 | Fujitsu Ltd | 計算機システムのテスト制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020630A (ja) * | 2007-07-11 | 2009-01-29 | Fujitsu Ltd | コンピュータ装置の試験方法及び装置及びプログラム |
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