JPS62175857A - マルチプロセツサシステムに於けるデ−タ授受方式 - Google Patents
マルチプロセツサシステムに於けるデ−タ授受方式Info
- Publication number
- JPS62175857A JPS62175857A JP1747186A JP1747186A JPS62175857A JP S62175857 A JPS62175857 A JP S62175857A JP 1747186 A JP1747186 A JP 1747186A JP 1747186 A JP1747186 A JP 1747186A JP S62175857 A JPS62175857 A JP S62175857A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- input
- output register
- gate
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マルチプロセッサシステムに於いて、各プロセッサ間の
連絡を円滑にするため入出力レジスタをシステムバス上
とローカルバス上の両方で常にアクセス可能とした。
連絡を円滑にするため入出力レジスタをシステムバス上
とローカルバス上の両方で常にアクセス可能とした。
本発明はマルチプロセッサシステムに係り、特に各プロ
セッサ間のデータ授受を円滑にする為入出力レジスタの
マルチアクセス化に関するものである。
セッサ間のデータ授受を円滑にする為入出力レジスタの
マルチアクセス化に関するものである。
第2図は従来の入出力レジスタの一例を示す図である。
図中、A、Bは夫々マスクボード、Cはシステムバス、
Dはスレーブボード、1aはマイクロプロセッサ、2a
はローカルハス、3aは入出力レジスタ、4aは入出力
レジスタ、6aはゲートであり、数字の後のaはマスク
ボードAに所属することを示している。尚以下全図を通
じ同一記号は同一対象物を表す。
Dはスレーブボード、1aはマイクロプロセッサ、2a
はローカルハス、3aは入出力レジスタ、4aは入出力
レジスタ、6aはゲートであり、数字の後のaはマスク
ボードAに所属することを示している。尚以下全図を通
じ同一記号は同一対象物を表す。
マルチプロセッサシステムは第2図に示す様に、夫々マ
イクロプロセッサを有するマスクボードAとB、スレー
ブボードD等がシステムバスCに接続される構成を取っ
ている。
イクロプロセッサを有するマスクボードAとB、スレー
ブボードD等がシステムバスCに接続される構成を取っ
ている。
尚マスタボードB、DはマスタボードAと略同−・構成
である場合が多いので、其の機器構成は省略して書かれ
ていない。
である場合が多いので、其の機器構成は省略して書かれ
ていない。
此の様なマルチプロセッサシステムに於いて、従来各マ
スクボード内に入出力レジスタ3a又は4aを設け、此
れに其のマスタボード内のメインテナンス情報(システ
ムに含まれる機器の稼動状況−故障しているか否か等)
を格納しておく。此の様にしておくことにより他のマス
クボードから此の入出力レジスタを見れば其のマスクボ
ードの状態を知ることが出来る。
スクボード内に入出力レジスタ3a又は4aを設け、此
れに其のマスタボード内のメインテナンス情報(システ
ムに含まれる機器の稼動状況−故障しているか否か等)
を格納しておく。此の様にしておくことにより他のマス
クボードから此の入出力レジスタを見れば其のマスクボ
ードの状態を知ることが出来る。
例えばマスクボードA内に入出力レジスタ4aを設ける
ことにより、マスクボードB側からシステムバスCを介
してマスクボードA内の入出力レジスタ4aにアクセス
することが出来る。
ことにより、マスクボードB側からシステムバスCを介
してマスクボードA内の入出力レジスタ4aにアクセス
することが出来る。
而もマスクボードAのマイクロプロセッサ1aもゲー1
−6aを制御することによりローカルバス2aを介して
入出力レジスタ4aにアクセスすることが出来る。
−6aを制御することによりローカルバス2aを介して
入出力レジスタ4aにアクセスすることが出来る。
尚ローカルバス2aに直接接続される入出力レジスタ3
a(点線で示されている)ではマスクボードB側からは
アクセス出来ない。
a(点線で示されている)ではマスクボードB側からは
アクセス出来ない。
然しなから従来の入出力レジスタ4aを使用する方法は
、他のマスクボードからアクセスする場合には良いが、
マスクボードAのマイクロプロセッサ1aからアクセス
する場合にはマイクロプロセッサ1aがシステムバスC
を獲得した場合のみアクセス可能であり、マイクロプロ
セッサ1aがシステムバスCを獲得出来ない場合にはア
クセス出来ない。
、他のマスクボードからアクセスする場合には良いが、
マスクボードAのマイクロプロセッサ1aからアクセス
する場合にはマイクロプロセッサ1aがシステムバスC
を獲得した場合のみアクセス可能であり、マイクロプロ
セッサ1aがシステムバスCを獲得出来ない場合にはア
クセス出来ない。
例えばマスクボードBがスレーブボードDにアクセスし
ている場合にはマスタボードAは自分のボード内のレジ
スタであるにも拘わらず入出力レジスタ4aにアクセス
出来ない。尚点線で示した入出力レジスタ3aを使用す
ると外部からアクセス出来なくなる。
ている場合にはマスタボードAは自分のボード内のレジ
スタであるにも拘わらず入出力レジスタ4aにアクセス
出来ない。尚点線で示した入出力レジスタ3aを使用す
ると外部からアクセス出来なくなる。
又此の事はマイクロプロセッサのデパック等を行う場合
大変不便であると云う欠点があった。
大変不便であると云う欠点があった。
本発明の目的は上記従来方式の欠点を除去し、÷イクロ
プロセッサ1aがシステムバスCを獲得出来ない場合に
もアクセス出来る入出力レジスタのマルチアクセス化を
提供することである。
プロセッサ1aがシステムバスCを獲得出来ない場合に
もアクセス出来る入出力レジスタのマルチアクセス化を
提供することである。
上記問題点はマルチプロセッサシステムに於いて、第1
図に示す様にプロセッサ1aに接続されるローカルバス
2aと、ローカルバス2aに第1のゲート5aを介して
接続される共通バス7aと、共通バス7aに第2のゲー
ト6aを介して接続されると共に他のプロセッサと電気
的に結合されるバスCと、共通バス7aに接続される入
出力レジスタ8aとを備え、プロセッサ1aからローカ
ルバス2aを介して第1のゲート5aを制御して入出力
レジスタ8aにアクセスし、前記他プロセッサからシス
テムバスCを介して第2のゲート6aを制御して入出力
レジスタ8aにアクセスすることにより解決される。
図に示す様にプロセッサ1aに接続されるローカルバス
2aと、ローカルバス2aに第1のゲート5aを介して
接続される共通バス7aと、共通バス7aに第2のゲー
ト6aを介して接続されると共に他のプロセッサと電気
的に結合されるバスCと、共通バス7aに接続される入
出力レジスタ8aとを備え、プロセッサ1aからローカ
ルバス2aを介して第1のゲート5aを制御して入出力
レジスタ8aにアクセスし、前記他プロセッサからシス
テムバスCを介して第2のゲート6aを制御して入出力
レジスタ8aにアクセスすることにより解決される。
本発明による入出力レジスタはシステムバス及びローカ
ルバスの両方から随時アクセス出来ると云う効果が生ま
れる。
ルバスの両方から随時アクセス出来ると云う効果が生ま
れる。
第1図は本発明に依る入出力レジスタのマルチアクセス
化の一実施例を示す図である。
化の一実施例を示す図である。
図中、5aはゲート、7aは共通バス、8aは本発明に
よる入出力レジスタである。
よる入出力レジスタである。
本発明では新しく共通バス7aを設けて此のバスフaに
人出力レジスタ8aを接続する。
人出力レジスタ8aを接続する。
バス7aはゲート5aを介してローカルバス2aに接続
され、ゲート6aを介してシステムバスCに接続され、
内外のボードが共にアクセス出来る様にしたので共通バ
スとして利用される。
され、ゲート6aを介してシステムバスCに接続され、
内外のボードが共にアクセス出来る様にしたので共通バ
スとして利用される。
即ち、マスクボードAからアクセスする場合は其のマイ
クロプロセッサ1aからコマンドを出してローカルバス
2aを介してゲート5aを制御し、共通バス7aを介し
て入出力レジスタ8aにアクセスする。
クロプロセッサ1aからコマンドを出してローカルバス
2aを介してゲート5aを制御し、共通バス7aを介し
て入出力レジスタ8aにアクセスする。
他のマスクボード、例えばマスクボードBからアクセス
する場合は、其の内蔵マイクロプロセッサからコマンド
を出し、システムバスCを介してゲート6aを制御し、
共通バス7aを介して入出力レジスタ8aにアクセスす
る。
する場合は、其の内蔵マイクロプロセッサからコマンド
を出し、システムバスCを介してゲート6aを制御し、
共通バス7aを介して入出力レジスタ8aにアクセスす
る。
一方マスクボードへのローカルバス2aとシステムバス
C間にはデータの授受が当然有るので、マイクロプロセ
ッサ1aからのコマンドにより、ゲート6aは制御され
る。
C間にはデータの授受が当然有るので、マイクロプロセ
ッサ1aからのコマンドにより、ゲート6aは制御され
る。
此の為ゲート6aはマイクロプロセッサ1aが出すコマ
ンドと、マスクボードA以外のマスクボードが出すコマ
ンドにより制御される。従ってゲ)6aは両方から来る
コマンドを調整するゲート回路が内蔵されている。
ンドと、マスクボードA以外のマスクボードが出すコマ
ンドにより制御される。従ってゲ)6aは両方から来る
コマンドを調整するゲート回路が内蔵されている。
本発明では入出力レジスタ8aを共通バス7aに接続し
、複数個のマスクボードにより利用可能とする。
、複数個のマスクボードにより利用可能とする。
此の様に接続することにより入出力レジスタ8aに対し
てローカルバス2a及びシステムバスCの両方から読出
し/書込み出来る様になる。
てローカルバス2a及びシステムバスCの両方から読出
し/書込み出来る様になる。
以上詳細に説明した様に本発明による入出力レジスタは
自マスクボードからも又他マスタボードからも任意にア
クセス出来ると云う大きい効果がある。
自マスクボードからも又他マスタボードからも任意にア
クセス出来ると云う大きい効果がある。
第1図は本発明に依る入出力レジスタのマルチアクセス
化の一実施例を示す図である。 第2図は従来の入出力レジスタの一例を示す図である。 図中、A、Bは夫々マスクボード、Cはシステムバス、
Dはスレーブボード、laはマイクロプロセッサ、2a
はローカルバス、3aは人出力レジスタ、4aは入出力
レジスタ、5as6aは夫々ゲート、7aは共通バス、
8aは人出力レジスタである。尚数字の後のaはマスク
ボードAに所属することを示している。 第2図
化の一実施例を示す図である。 第2図は従来の入出力レジスタの一例を示す図である。 図中、A、Bは夫々マスクボード、Cはシステムバス、
Dはスレーブボード、laはマイクロプロセッサ、2a
はローカルバス、3aは人出力レジスタ、4aは入出力
レジスタ、5as6aは夫々ゲート、7aは共通バス、
8aは人出力レジスタである。尚数字の後のaはマスク
ボードAに所属することを示している。 第2図
Claims (1)
- 【特許請求の範囲】 マルチプロセッサシステムに於いて、 プロセッサ(1a)に接続されるローカルバス(2a)
と、該ローカルバス(2a)に第1のゲート(5a)を
介して接続される共通バス(7a)と、 該共通バス(7a)に第2のゲート(6a)を介して接
続されると共に他のプロセッサと電気的に結合されるバ
ス(C)と、 該共通バス(7a)に接続される入出力レジスタ(8a
)とを備え、 該プロセッサ(1a)から該ローカルバス(2a)を介
して該第1のゲート(5a)を制御して該入出力レジス
タ(8a)にアクセスし、 前記他プロセッサから該システムバス(C)を介して該
第2のゲート(6a)を制御して該入出力レジスタ(8
a)にアクセスすることを特徴とするマルチプロセッサ
システムに於けるデータ授受方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1747186A JPS62175857A (ja) | 1986-01-29 | 1986-01-29 | マルチプロセツサシステムに於けるデ−タ授受方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1747186A JPS62175857A (ja) | 1986-01-29 | 1986-01-29 | マルチプロセツサシステムに於けるデ−タ授受方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62175857A true JPS62175857A (ja) | 1987-08-01 |
Family
ID=11944927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1747186A Pending JPS62175857A (ja) | 1986-01-29 | 1986-01-29 | マルチプロセツサシステムに於けるデ−タ授受方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62175857A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4982242A (ja) * | 1972-12-12 | 1974-08-08 | ||
JPS59151254A (ja) * | 1983-02-18 | 1984-08-29 | Oki Electric Ind Co Ltd | ミニコンマイコン間の割込同期方式 |
JPS59167730A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | バス結合装置 |
JPS59220821A (ja) * | 1983-05-31 | 1984-12-12 | Nec Home Electronics Ltd | コンピユ−タの共有バス制御装置 |
-
1986
- 1986-01-29 JP JP1747186A patent/JPS62175857A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4982242A (ja) * | 1972-12-12 | 1974-08-08 | ||
JPS59151254A (ja) * | 1983-02-18 | 1984-08-29 | Oki Electric Ind Co Ltd | ミニコンマイコン間の割込同期方式 |
JPS59167730A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | バス結合装置 |
JPS59220821A (ja) * | 1983-05-31 | 1984-12-12 | Nec Home Electronics Ltd | コンピユ−タの共有バス制御装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH021037A (ja) | 共有母線のための分配仲裁装置および方法 | |
EP0389001A3 (en) | Computer vector multiprocessing control | |
JPS62175857A (ja) | マルチプロセツサシステムに於けるデ−タ授受方式 | |
JPH0358163A (ja) | 疎結合型マルチプロセッサシステム | |
JPH0215152Y2 (ja) | ||
JPS6160162A (ja) | バス調停方式 | |
JPS6029139B2 (ja) | 処理装置間結合方式 | |
JPH03232052A (ja) | 共有データの排他アクセス方式 | |
JPH04120648A (ja) | 共通バス接続装置 | |
JPH01154272A (ja) | マルチプロセッサ装置 | |
JPS6194169A (ja) | マルチプロセツサシステム | |
JPH04330541A (ja) | 共通データ転送システム | |
JPS61281344A (ja) | 2ポ−トメモリのアクセス制御方法 | |
JPS63201810A (ja) | 情報処理システムの時刻方式 | |
JPH03238549A (ja) | マイクロプロセッサ | |
JPH02120961A (ja) | 並列情報処理装置 | |
JPH02301851A (ja) | システムバスアクセス方式 | |
JPS60157654A (ja) | プロセツサ結合方式 | |
JPH0498547A (ja) | 情報処理装置 | |
JPH03280150A (ja) | 切り換え型共有メモリ | |
JPH03110658A (ja) | メモリアクセス方式 | |
JPH04163657A (ja) | データ転送制御方式 | |
JPH02270085A (ja) | マイクロプロセッサ及びマイクロプロセッサシステム | |
JPS58202643A (ja) | 通信バスル−ト制御方式 | |
JPS62296263A (ja) | デ−タ転送回路 |