JPH03110658A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH03110658A JPH03110658A JP24796889A JP24796889A JPH03110658A JP H03110658 A JPH03110658 A JP H03110658A JP 24796889 A JP24796889 A JP 24796889A JP 24796889 A JP24796889 A JP 24796889A JP H03110658 A JPH03110658 A JP H03110658A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- semaphore
- switch
- cpus
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000009977 dual effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000007726 management method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電子計算機に関し、特にそのメモリ管理方式に
関する。
関する。
（従来の技術）
従来、この橙のメモリ管理方式ではメモリ内にセマフォ
を設け、片方のＣＰ Ｕ（以後、ＣＰＵ−Ａト称する。
を設け、片方のＣＰ Ｕ（以後、ＣＰＵ−Ａト称する。
）からセマフォにアクセスするとき、他方のＣＰＵ（以
後、ＣＰＵ−Ｂと称する。）はセマフォをアクセスしな
いようにＣＰＵ−Ｂのパスをロックする必要があった。
後、ＣＰＵ−Ｂと称する。）はセマフォをアクセスしな
いようにＣＰＵ−Ｂのパスをロックする必要があった。
（発明が解決しようとする課＠）
上述した従来のメモリ管理方式では、ＣＰＵ−ＡとＣＰ
Ｕ−ＢとのＣＰＵ間で相互のパスをロックしている。こ
のため、相手側のＣＰＵヘアドレスバスおよびデータバ
スの解放を要求する信号と、相手側のＣＰＵがアドレス
バスおよびデータバスを解放したことを承認する信号と
を授受する送受信回路を設けなければならないという欠
点がある。
Ｕ−ＢとのＣＰＵ間で相互のパスをロックしている。こ
のため、相手側のＣＰＵヘアドレスバスおよびデータバ
スの解放を要求する信号と、相手側のＣＰＵがアドレス
バスおよびデータバスを解放したことを承認する信号と
を授受する送受信回路を設けなければならないという欠
点がある。
本発明の目的は、一対のＣＰＵからアクセスできるＲＡ
Ｍを備え、ＲＡＭ内にセマフォの他に各ＣＰＵのスイッ
チを備えてメモリをアクセスするととくより上記欠点を
除去し、バスロックの必要がないように構成し九メモリ
アクセス方式を提供することにある。
Ｍを備え、ＲＡＭ内にセマフォの他に各ＣＰＵのスイッ
チを備えてメモリをアクセスするととくより上記欠点を
除去し、バスロックの必要がないように構成し九メモリ
アクセス方式を提供することにある。
（課題を解決するための手段）
本発明によるメモリアクセス方式は、一対のＣＰＵと、
デュアルポートＲＡＭとを真備して構成し虎ものである
。
デュアルポートＲＡＭとを真備して構成し虎ものである
。
一対のＣＰＵは、それぞれ独自のアドレスバスおよびデ
ータバスに接続され、同一ＲＡＭを使用ｔ、ｂアルゴリ
ズムを使ってメモリをアクセスするためのものである。
ータバスに接続され、同一ＲＡＭを使用ｔ、ｂアルゴリ
ズムを使ってメモリをアクセスするためのものである。
デュアルポート ＲＡ Ｍは、一対のＣＰＵにそれぞれ
接続され六独自のアドレスバスおよびデータバスを使用
し、セマフォおよび各ＣＰＵ用のスイッチを有してアク
セスできろようにしてデータを格納するためのものであ
る。
接続され六独自のアドレスバスおよびデータバスを使用
し、セマフォおよび各ＣＰＵ用のスイッチを有してアク
セスできろようにしてデータを格納するためのものであ
る。
（実施Ｐｌ）
次に、本発明について図面を参照して説明すｂ０ｓ１図
は、本発明によるメモリアクセス方式の一実施例を示す
ブロック図である。
は、本発明によるメモリアクセス方式の一実施例を示す
ブロック図である。
第１図において、１はＣＰＵ−Ａ％２はＣＰＵ−Ｂ％
墨はデュアルポートＲＡＭ、４１．４！はそれぞれデー
タバス、！１１、ｓ２はそれぞれアドレスバスである。
墨はデュアルポートＲＡＭ、４１．４！はそれぞれデー
タバス、！１１、ｓ２はそれぞれアドレスバスである。
ＣＰＵ−ＡｌとＣＰＵ−ｌ１ｌとからデュアルポートＲ
ＡＭ！に対して、それぞれアドレスバス４１．４！、お
よびデータバス５１．６２が伸びていて、非同期に同じ
メモリの同じ番地をアクセスし、データを書換えるよう
に構成されている。
ＡＭ！に対して、それぞれアドレスバス４１．４！、お
よびデータバス５１．６２が伸びていて、非同期に同じ
メモリの同じ番地をアクセスし、データを書換えるよう
に構成されている。
第２図は、ＣＰＵ−Ａｌのアルゴリズムを示す説明図で
ある。
ある。
ＣＰＵ−Ａｌはセマフォにアクセスする前に、ＣＰＵ−
Ｂｆ用のＢスイッチ（Ｂ−８Ｗ）を読み、セマフォが使
用中ではないことを確認する。セマフォが使用中ではな
い場合、読出し／書込みが一命令で行えるｅｘｃｈａｎ
ｇｅ 命令を使い、セマフォに１を書込むと同時に、そ
の前にセマフォの値を読出す。読出した結果が１であれ
ば、ＣＰＵ−Ｂ２が先にセマフォにアクセスしたためで
ある。この場合には、あきらめて再試行を実行する。
Ｂｆ用のＢスイッチ（Ｂ−８Ｗ）を読み、セマフォが使
用中ではないことを確認する。セマフォが使用中ではな
い場合、読出し／書込みが一命令で行えるｅｘｃｈａｎ
ｇｅ 命令を使い、セマフォに１を書込むと同時に、そ
の前にセマフォの値を読出す。読出した結果が１であれ
ば、ＣＰＵ−Ｂ２が先にセマフォにアクセスしたためで
ある。この場合には、あきらめて再試行を実行する。
ＣＰＵ−Ｂ２は、メモリの更新が終ったならばセマフォ
に０を書込みスイッチＢ（ＳＷ−Ｂ）をＯＫする。この
ようにしてＣＰＵ−Ｂ２が０をセマフォに書込むときに
は、ＣＰＵ−ＡｌはスイッチＢ （５Ｗ−Ｂ ）ｆ（＊
出しに行ってもセマフォをアクセスしないので、安全に
セマフォＫＯを書込むことができる。
に０を書込みスイッチＢ（ＳＷ−Ｂ）をＯＫする。この
ようにしてＣＰＵ−Ｂ２が０をセマフォに書込むときに
は、ＣＰＵ−ＡｌはスイッチＢ （５Ｗ−Ｂ ）ｆ（＊
出しに行ってもセマフォをアクセスしないので、安全に
セマフォＫＯを書込むことができる。
第８図は、ＣＰＵ−Ｂｆのアルゴリズムを示す説明四で
ある。
ある。
ＣＰＵ−８２がセマフォにアクセスする手順は、ＣＰＵ
−Ａｌと同一であるがしかじまつ走〈同時に両ＣＰＵが
セマフォにアクセスに行った場合を考慮【７て、いま−
度、ＣＰＵ−Ｂｔはある一定時間だけ待った後にスイッ
チＡ（Ａ−８Ｗ）を読出しに行く。このときの値がｌで
あれば、ＣＰＵ−Ｂｆが待っている間にＣＰＵ−Ａｌが
スイッチＡ（Ａ−ｉ９Ｗ）を更新し九九めであるので、
このときには両者が同時にアクセスし九九めであるので
、ＣＰＵ−Ｂｆの方がアクセスをあきらめふ。
−Ａｌと同一であるがしかじまつ走〈同時に両ＣＰＵが
セマフォにアクセスに行った場合を考慮【７て、いま−
度、ＣＰＵ−Ｂｔはある一定時間だけ待った後にスイッ
チＡ（Ａ−８Ｗ）を読出しに行く。このときの値がｌで
あれば、ＣＰＵ−Ｂｆが待っている間にＣＰＵ−Ａｌが
スイッチＡ（Ａ−ｉ９Ｗ）を更新し九九めであるので、
このときには両者が同時にアクセスし九九めであるので
、ＣＰＵ−Ｂｆの方がアクセスをあきらめふ。
（発明の効果）
以上説明し九ように本発明は、ソフトウェアのアルゴリ
ズムを利用して一対のＣＰＵからＲＡＭを更新すること
により、バスロックを実施する必要がないので回路を簡
易化できるという効果がある。
ズムを利用して一対のＣＰＵからＲＡＭを更新すること
により、バスロックを実施する必要がないので回路を簡
易化できるという効果がある。
第１図は、本発明（よるメモリアクセス方式の一実施例
を示すブロック図である。 ！４２図は、ＣＰＵ−Ａ側のソフトウェアのアルゴリズ
ム例を示す説明図である。 第８図は、ＣＰＵ−Ｂ側のソフトウェアのアルゴリズム
例を示す説明図であふ。 １、！−〇−ＣＰＵ Ｓ・−・−−ＲＡＭ ４１．４ｆ−−−データバス ｓｔ、ｓｔ・＃Ｏアドレスバス
を示すブロック図である。 ！４２図は、ＣＰＵ−Ａ側のソフトウェアのアルゴリズ
ム例を示す説明図である。 第８図は、ＣＰＵ−Ｂ側のソフトウェアのアルゴリズム
例を示す説明図であふ。 １、！−〇−ＣＰＵ Ｓ・−・−−ＲＡＭ ４１．４ｆ−−−データバス ｓｔ、ｓｔ・＃Ｏアドレスバス
Claims (1)
- それぞれ独自のアドレスバスおよびデータバスに接続さ
れ、同一ＲＡＭを使用するアルゴリズムを使つてメモリ
をアクセスするための一対のＣＰＵと、前記一対のＣＰ
Ｕにそれぞれ接続された前記独自のアドレスバスおよび
データバスを使用し、セマフオおよび前記各ＣＰＵ用の
スイッチを有してアクセスできるようにしてデータを格
納するためのデュアルポートＲＡＭとを具備して構成し
たことを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24796889A JPH03110658A (ja) | 1989-09-26 | 1989-09-26 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24796889A JPH03110658A (ja) | 1989-09-26 | 1989-09-26 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110658A true JPH03110658A (ja) | 1991-05-10 |
Family
ID=17171233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24796889A Pending JPH03110658A (ja) | 1989-09-26 | 1989-09-26 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
-
1989
- 1989-09-26 JP JP24796889A patent/JPH03110658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
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