JPH054754B2 - - Google Patents
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- JPH054754B2 JPH054754B2 JP63078612A JP7861288A JPH054754B2 JP H054754 B2 JPH054754 B2 JP H054754B2 JP 63078612 A JP63078612 A JP 63078612A JP 7861288 A JP7861288 A JP 7861288A JP H054754 B2 JPH054754 B2 JP H054754B2
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- 230000015654 memory Effects 0.000 claims description 85
- 238000000034 method Methods 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、４個のアクセスポートと６個の２ポ
ートメモリを使用することで、同時に最大４個の
データのアクセスを可能にし、メモリを共有する
複数のプロセツサからなるマルチプロセツサ・シ
ステムの共有メモリアクセス速度を高速化するマ
ルチポートメモリ装置に関するものである。
ートメモリを使用することで、同時に最大４個の
データのアクセスを可能にし、メモリを共有する
複数のプロセツサからなるマルチプロセツサ・シ
ステムの共有メモリアクセス速度を高速化するマ
ルチポートメモリ装置に関するものである。
（技術的背景）
計算機システムに対する処理要求が複雑かつ高
度なものになつた結果、計算機システムの処理中
枢であるプロセツサを複数にするマルチプロセツ
サ・システムを使用した並列処理への期待が高ま
つてきている。このマルチプロセツサ間の情報伝
達手段として、共有メモリを使用する方式があ
る。共有メモリを実現する手段として、複数のプ
ロセツサとメモリをバスで結合し、バスの使用権
を調停する専用ハードウエア（アービタ）を使用
するバス結合方式がある。
度なものになつた結果、計算機システムの処理中
枢であるプロセツサを複数にするマルチプロセツ
サ・システムを使用した並列処理への期待が高ま
つてきている。このマルチプロセツサ間の情報伝
達手段として、共有メモリを使用する方式があ
る。共有メモリを実現する手段として、複数のプ
ロセツサとメモリをバスで結合し、バスの使用権
を調停する専用ハードウエア（アービタ）を使用
するバス結合方式がある。
（発明が解決しようとする課題）
従来のバス結合方式を使用した共有メモリ方式
では、バスの使用権を調停するアービタが共有メ
モリをアクセスするプロセツサを１台決定するこ
とで、共有メモリのアクセスを希望する複数のプ
ロセツサによる共有メモリの取り合いの問題を解
決していた。すなわち、アービタが共有メモリア
クセス権を調停することで、複数のプロセツサに
より共有メモリアクセス要求を逐次的に処理して
いた。したがつて、マルチプロセツサ・システム
を構成するプロセツサの個数が多くなると、共有
メモリのアクセス頻度が高くなり、共有メモリア
クセスを逐次的に処理する従来方式では、共有メ
モリアクセスがネツクとなり、プロセツサを複数
にした並列処理の効果を充分発揮できないという
問題があつた。
では、バスの使用権を調停するアービタが共有メ
モリをアクセスするプロセツサを１台決定するこ
とで、共有メモリのアクセスを希望する複数のプ
ロセツサによる共有メモリの取り合いの問題を解
決していた。すなわち、アービタが共有メモリア
クセス権を調停することで、複数のプロセツサに
より共有メモリアクセス要求を逐次的に処理して
いた。したがつて、マルチプロセツサ・システム
を構成するプロセツサの個数が多くなると、共有
メモリのアクセス頻度が高くなり、共有メモリア
クセスを逐次的に処理する従来方式では、共有メ
モリアクセスがネツクとなり、プロセツサを複数
にした並列処理の効果を充分発揮できないという
問題があつた。
本発明の目的は、従来技術では逐次的に処理し
ていた共有メモリアクセスを、４個のアクセスポ
ートを備え、同時に４個のデータのアクセスを可
能にすることで、共有メモリアクセスを並列に処
理できるマルチポート・メモリ装置を提供するこ
とにある。
ていた共有メモリアクセスを、４個のアクセスポ
ートを備え、同時に４個のデータのアクセスを可
能にすることで、共有メモリアクセスを並列に処
理できるマルチポート・メモリ装置を提供するこ
とにある。
（課題を解決するための手段）
前述の問題が解決するために、本発明が提供す
るマルチポートメモリ装置は、１ビツト幅のデー
タを対象とし、２組の入力と出力端子を備えた６
個の２ポートメモリAB、AC、BC、DA、DB、
DCと、前記２ポートメモリDA、AB、ACの出
力を解読して出力ポートＡに出力する解読器Ａ
と、前記２ポートメモリDB、AB、BCの出力を
解読して出力ポートＢに出力する解読器Ｂと、前
記２ポート・メモリDC、AC、BCの出力を解読
して出力ポートＣに出力する解読器Ｃと、前記２
ポートメモリDA、DB、DCの出力を解読して出
力ポートＤに出力する解読器Ｄと、前記解読器の
出力と入力ポートからの入力データを比較する４
個の比較器Ａ、Ｂ、Ｃ、Ｄと、前記比較器Ａの不
一致信号に従いメモリDA、AB、ACの格納デー
タを反転する３個の排他的OR回路と、前記比較
器Ｂの不一致信号に従いメモリDB、AB、BCの
格納データを反転する３個の排他的OR回路と、
前記比較器Ｃの不一致信号に従いメモリDC、
AC、BCの格納データを反転する３個の排他的
OR回路と、前記比較器Ｄの不一致信号に従いメ
モリDA、DB、DCの格納データを反転する３個
の排他的OR回路からなり、データの書き込み操
作で３個の２ポートメモリの格納データを書き換
えることで４個の出力ポートから読み出した同じ
番地のデータの値が常に等しくなることと、１回
のアクセスサイクル中に最大４個のデータのアク
セスが出来ることを特徴とする。
るマルチポートメモリ装置は、１ビツト幅のデー
タを対象とし、２組の入力と出力端子を備えた６
個の２ポートメモリAB、AC、BC、DA、DB、
DCと、前記２ポートメモリDA、AB、ACの出
力を解読して出力ポートＡに出力する解読器Ａ
と、前記２ポートメモリDB、AB、BCの出力を
解読して出力ポートＢに出力する解読器Ｂと、前
記２ポート・メモリDC、AC、BCの出力を解読
して出力ポートＣに出力する解読器Ｃと、前記２
ポートメモリDA、DB、DCの出力を解読して出
力ポートＤに出力する解読器Ｄと、前記解読器の
出力と入力ポートからの入力データを比較する４
個の比較器Ａ、Ｂ、Ｃ、Ｄと、前記比較器Ａの不
一致信号に従いメモリDA、AB、ACの格納デー
タを反転する３個の排他的OR回路と、前記比較
器Ｂの不一致信号に従いメモリDB、AB、BCの
格納データを反転する３個の排他的OR回路と、
前記比較器Ｃの不一致信号に従いメモリDC、
AC、BCの格納データを反転する３個の排他的
OR回路と、前記比較器Ｄの不一致信号に従いメ
モリDA、DB、DCの格納データを反転する３個
の排他的OR回路からなり、データの書き込み操
作で３個の２ポートメモリの格納データを書き換
えることで４個の出力ポートから読み出した同じ
番地のデータの値が常に等しくなることと、１回
のアクセスサイクル中に最大４個のデータのアク
セスが出来ることを特徴とする。
（作用）
本発明はマルチポートメモリ装置は４個のデー
タを同時にアクセス可能にする為、１ビツトのデ
ータを６ビツトの符号に符号化し、各ビツトを１
個のメモリで記憶する。すなわち、１ビツトのデ
ータを記憶する為に６個のメモリを使用する。デ
ータを記憶するメモリ部は、６個の２ポートメモ
リは第２図に示す様に接続して構成する。２ポー
トメモリは１回のアクセスで２つのデータを読み
出す、または、２つのデータを書き込む、また
は、１つのデータ読み出しと１つのデータ書き込
みを行うことが出来る。入力ポートＡまたは出力
ポートＡを使用したアクセスを行う場合、２ポー
トメモリ１０１，１０４，１０５を使用する。デ
ータ読み出しの場合、２ポートメモリ１０１，１
０４，１０５の出力を解読器１１１が解読し、記
憶しているデータを再生する。データ書き込みの
場合、記憶しているデータを読み出し、比較器１
２１が書き込みデータと記憶しているデータの比
較を行う。比較はビツト単位で行う。比較結果が
等しいビツトの書換えは不要である。したがつ
て、２ポートメモリ１０１，１０４，１０５が記
憶する該当するビツトの情報は変更しない。比較
結果は不一致のビツトは反転する必要がある。こ
のビツトの反転操作は、２ポートメモリ１０１，
１０４，１０５の記憶するビツト情報をすべて反
転することで実現する。
タを同時にアクセス可能にする為、１ビツトのデ
ータを６ビツトの符号に符号化し、各ビツトを１
個のメモリで記憶する。すなわち、１ビツトのデ
ータを記憶する為に６個のメモリを使用する。デ
ータを記憶するメモリ部は、６個の２ポートメモ
リは第２図に示す様に接続して構成する。２ポー
トメモリは１回のアクセスで２つのデータを読み
出す、または、２つのデータを書き込む、また
は、１つのデータ読み出しと１つのデータ書き込
みを行うことが出来る。入力ポートＡまたは出力
ポートＡを使用したアクセスを行う場合、２ポー
トメモリ１０１，１０４，１０５を使用する。デ
ータ読み出しの場合、２ポートメモリ１０１，１
０４，１０５の出力を解読器１１１が解読し、記
憶しているデータを再生する。データ書き込みの
場合、記憶しているデータを読み出し、比較器１
２１が書き込みデータと記憶しているデータの比
較を行う。比較はビツト単位で行う。比較結果が
等しいビツトの書換えは不要である。したがつ
て、２ポートメモリ１０１，１０４，１０５が記
憶する該当するビツトの情報は変更しない。比較
結果は不一致のビツトは反転する必要がある。こ
のビツトの反転操作は、２ポートメモリ１０１，
１０４，１０５の記憶するビツト情報をすべて反
転することで実現する。
同様に、入力ポートＢまたは出力ポートＢを使
用したアクセスを行う場合、２ポートメモリ１０
２，１０４，１０６を使用する。データ読み出し
の場合、２ポートメモリ１０２，１０４，１０６
の出力を解読器１１２が解読し、記憶しているデ
ータを再生する。データ書き込みの場合、記憶し
ているデータを読み出し、比較器１２２が書き込
みデータと記憶しているデータの比較を行い、２
ポート・メモリ１０２，１０４，１０６が記憶す
る該当するビツトの情報の操作を行う。
用したアクセスを行う場合、２ポートメモリ１０
２，１０４，１０６を使用する。データ読み出し
の場合、２ポートメモリ１０２，１０４，１０６
の出力を解読器１１２が解読し、記憶しているデ
ータを再生する。データ書き込みの場合、記憶し
ているデータを読み出し、比較器１２２が書き込
みデータと記憶しているデータの比較を行い、２
ポート・メモリ１０２，１０４，１０６が記憶す
る該当するビツトの情報の操作を行う。
また、入力ポートＣまたは出力ポートＣを使用
したアクセスを行う場合、２ポートメモリ１０
３，１０５，１０６を使用する。データ読み出し
の場合、２ポートメモリ１０３，１０５，１０６
の出力を解読器１１３が解読し、記憶しているデ
ータを再生する。データ書き込みの場合、記憶し
ているデータを読み出し、比較器１２３が書き込
みデータと記憶しているデータの比較を行い、２
ポートメモリ１０３，１０５，１０６が記憶する
該当するビツトの情報の操作を行う。
したアクセスを行う場合、２ポートメモリ１０
３，１０５，１０６を使用する。データ読み出し
の場合、２ポートメモリ１０３，１０５，１０６
の出力を解読器１１３が解読し、記憶しているデ
ータを再生する。データ書き込みの場合、記憶し
ているデータを読み出し、比較器１２３が書き込
みデータと記憶しているデータの比較を行い、２
ポートメモリ１０３，１０５，１０６が記憶する
該当するビツトの情報の操作を行う。
入力ポートＤまたは出力ポートＤを使用したア
クセスを行う場合、２ポートメモリ１０１，１０
２，１０３を使用する。データ読み出しの場合、
２ポートメモリ１０１，１０２，１０３の出力を
解読器１１４が解読し、記憶しているデータを再
生する。データ書き込みの場合、記憶しているデ
ータを読み出し、比較器１２４が書き込みデータ
と記憶しているデータの比較を行い、２ポートメ
モリ１０１，１０２，１０３が記憶する該当する
ビツトの情報の操作を行う。
クセスを行う場合、２ポートメモリ１０１，１０
２，１０３を使用する。データ読み出しの場合、
２ポートメモリ１０１，１０２，１０３の出力を
解読器１１４が解読し、記憶しているデータを再
生する。データ書き込みの場合、記憶しているデ
ータを読み出し、比較器１２４が書き込みデータ
と記憶しているデータの比較を行い、２ポートメ
モリ１０１，１０２，１０３が記憶する該当する
ビツトの情報の操作を行う。
解読器１１１，１１２，１１３，１１４は３個
の入力が奇数パリテイの時‘1'、偶数パリテイの
時‘0'を出力するものとする。１３１，１３２，
１３３，１３４，１３５，１３６，１３７，１３
８，１３９，１４０，１４１，１４２は比較器の
指示に従い、メモリが記憶しているビツトの情報
を操作する演算器である。
の入力が奇数パリテイの時‘1'、偶数パリテイの
時‘0'を出力するものとする。１３１，１３２，
１３３，１３４，１３５，１３６，１３７，１３
８，１３９，１４０，１４１，１４２は比較器の
指示に従い、メモリが記憶しているビツトの情報
を操作する演算器である。
本発明のマルチポートメモリ装置の動作原理を
図を使用して説明する。第３図は、４個の出力ポ
ートに任意の番地‘a'の値を読み出した時の状態
である。２ポートメモリ１０１，１０２，１０
３，１０４，１０５，１０６の格納データは全て
‘0'、‘a'番地のデータも‘0'とする。解読器１
１１，１１２，１１３，１１４の入力は全て‘0'
であるから、パリテイは偶数、したがつて、解読
器１１１，１１２，１１３，１１４の出力は‘0'
となる。
図を使用して説明する。第３図は、４個の出力ポ
ートに任意の番地‘a'の値を読み出した時の状態
である。２ポートメモリ１０１，１０２，１０
３，１０４，１０５，１０６の格納データは全て
‘0'、‘a'番地のデータも‘0'とする。解読器１
１１，１１２，１１３，１１４の入力は全て‘0'
であるから、パリテイは偶数、したがつて、解読
器１１１，１１２，１１３，１１４の出力は‘0'
となる。
第４図は、入力ポートＡを使用し、番地‘a'に
データ‘1'を書く操作を示す。解読器１１１の入
力は２ポートメモリ１０１，１０４，１０５の出
力‘0'であるから、解読器１１１の出力は‘0'で
ある。比較器１２１は入力ポートＡからの入力デ
ータ‘1'と解読器１１１の出力‘0'を比較する。
比較結果は不一致であるから、比較器１２１は演
算器１３１，１３７，１３９に２ポートメモリ１
０１，１０４，１０５の記憶データの反転を指示
する。この結果、メモリ１０１，１０４，１０５
の記憶データは‘1'に変わる。この記憶データの
反転により出力ポートＡのデータを決める３個の
２ポートメモリ１０１，１０４，１０５の記憶デ
ータが変化したことになる。２ポートメモリ１０
１は出力ポートＤをデータの決定に関係する。２
ポートメモリ１０４は出力ポートＢのデータの決
定に関係する。２ポートメモリ１０５は出力ポー
トＣのデータの決定に関係する。
データ‘1'を書く操作を示す。解読器１１１の入
力は２ポートメモリ１０１，１０４，１０５の出
力‘0'であるから、解読器１１１の出力は‘0'で
ある。比較器１２１は入力ポートＡからの入力デ
ータ‘1'と解読器１１１の出力‘0'を比較する。
比較結果は不一致であるから、比較器１２１は演
算器１３１，１３７，１３９に２ポートメモリ１
０１，１０４，１０５の記憶データの反転を指示
する。この結果、メモリ１０１，１０４，１０５
の記憶データは‘1'に変わる。この記憶データの
反転により出力ポートＡのデータを決める３個の
２ポートメモリ１０１，１０４，１０５の記憶デ
ータが変化したことになる。２ポートメモリ１０
１は出力ポートＤをデータの決定に関係する。２
ポートメモリ１０４は出力ポートＢのデータの決
定に関係する。２ポートメモリ１０５は出力ポー
トＣのデータの決定に関係する。
第５図は第４図の書き込み操作による記憶デー
タの変化後の状態を示す。解読器１１１の入力は
２ポートメモリ１０１，１０４，１０５の記憶デ
ータ‘1'、‘1'、‘1'で、奇数パリテイであるか
ら、出力ポートＡとデータは‘1'となる。解読器
１１２の入力は２ポートメモリ１０２，１０４，
１０６の記憶データ‘0'、‘1'、‘0'で、奇数パ
リテイであるから、出力ポートＢのデータも‘1'
となる。解読器１１３の入力は２ポートメモリ１
０３，１０５，１０６の記憶データ‘0'、‘1'、
‘0'で、やはり奇数パリテイであるから、出力ポ
ートＣの出力も‘1'となる。解読器１１４の入力
は２ポートメモリ１０１，１０２，１０３の記憶
データ‘1'、‘0'、‘0'で、やはり奇数パリテイ
であるから、出力ポートＤの出力も‘1'となる。
したがつて、入力ポートＡを使用した書き込み操
作により、番地‘a'のデータが‘1'に変更された
ことが全ての出力ポートに反映されていることが
判る。
タの変化後の状態を示す。解読器１１１の入力は
２ポートメモリ１０１，１０４，１０５の記憶デ
ータ‘1'、‘1'、‘1'で、奇数パリテイであるか
ら、出力ポートＡとデータは‘1'となる。解読器
１１２の入力は２ポートメモリ１０２，１０４，
１０６の記憶データ‘0'、‘1'、‘0'で、奇数パ
リテイであるから、出力ポートＢのデータも‘1'
となる。解読器１１３の入力は２ポートメモリ１
０３，１０５，１０６の記憶データ‘0'、‘1'、
‘0'で、やはり奇数パリテイであるから、出力ポ
ートＣの出力も‘1'となる。解読器１１４の入力
は２ポートメモリ１０１，１０２，１０３の記憶
データ‘1'、‘0'、‘0'で、やはり奇数パリテイ
であるから、出力ポートＤの出力も‘1'となる。
したがつて、入力ポートＡを使用した書き込み操
作により、番地‘a'のデータが‘1'に変更された
ことが全ての出力ポートに反映されていることが
判る。
第６図は、入力ポートＢを使用し、番地‘a'に
データ‘0'を書く操作を示す。解読器１１２は２
ポートメモリ１０２，１０４，１０６の出力‘
0'、‘1'、‘0'を入力として受けるから、‘1'を
出力する。比較器１２２は入力ポートＢからの入
力データ‘0'と解読器１１２の出力‘1'を比較す
る。比較結果は不一致であるから、比較器１２２
は演算器１３３，１３８，１４１に２ポートメモ
リ１０２，１０４，１０６の記憶データの反転を
指示する。この結果、２ポートメモリ１０２，１
０４，１０６の格納データが‘1'、‘0'、‘1'に
変わる。２ポートメモリ１０４は出力ポートＡの
データ決定に関係し、２ポートメモリ１０６は出
力ポートＣのデータ決定に関係し、２ポートメモ
リ１０２は出力ポートＤのデータ決定に関係す
る。
データ‘0'を書く操作を示す。解読器１１２は２
ポートメモリ１０２，１０４，１０６の出力‘
0'、‘1'、‘0'を入力として受けるから、‘1'を
出力する。比較器１２２は入力ポートＢからの入
力データ‘0'と解読器１１２の出力‘1'を比較す
る。比較結果は不一致であるから、比較器１２２
は演算器１３３，１３８，１４１に２ポートメモ
リ１０２，１０４，１０６の記憶データの反転を
指示する。この結果、２ポートメモリ１０２，１
０４，１０６の格納データが‘1'、‘0'、‘1'に
変わる。２ポートメモリ１０４は出力ポートＡの
データ決定に関係し、２ポートメモリ１０６は出
力ポートＣのデータ決定に関係し、２ポートメモ
リ１０２は出力ポートＤのデータ決定に関係す
る。
第７図は第６図の書き込み操作による記憶デー
タの変更の状態を示す。解読器１１１の入力は２
ポートメモリ１０１，１０４，１０５の記憶デー
タ‘1'、‘0'、‘1'で偶数パリテイ、解読器１１
２の入力は２ポートメモリ１０２，１０４，１０
６の記憶データ‘1'、‘0'、‘1'で、やはり偶数
パリテイ、解読器１１３の入力は２ポートメモリ
１０３，１０５，１０６の記憶データ‘0'、‘
1'、‘1'で、偶数パリテイ、解読器１１４の入力
は２ポートメモリ１０１，１０２，１０３の記憶
データ‘1'、‘1'、‘0'で、偶数パリテイである
から出力ポートＡ、Ｂ、Ｃ、Ｄのデータは‘0'と
なる。以上により、任意の入力ポートを使用した
データの書き込み結果が全ての出力ポートに反映
されることが判る。
タの変更の状態を示す。解読器１１１の入力は２
ポートメモリ１０１，１０４，１０５の記憶デー
タ‘1'、‘0'、‘1'で偶数パリテイ、解読器１１
２の入力は２ポートメモリ１０２，１０４，１０
６の記憶データ‘1'、‘0'、‘1'で、やはり偶数
パリテイ、解読器１１３の入力は２ポートメモリ
１０３，１０５，１０６の記憶データ‘0'、‘
1'、‘1'で、偶数パリテイ、解読器１１４の入力
は２ポートメモリ１０１，１０２，１０３の記憶
データ‘1'、‘1'、‘0'で、偶数パリテイである
から出力ポートＡ、Ｂ、Ｃ、Ｄのデータは‘0'と
なる。以上により、任意の入力ポートを使用した
データの書き込み結果が全ての出力ポートに反映
されることが判る。
この結果、本発明のマルチポートメモリ装置
は、１回のアクセスで４個のデータのアクセスが
できることがわかる。
は、１回のアクセスで４個のデータのアクセスが
できることがわかる。
（実施例）
本発明の実施例について、図面を参照して詳細
に説明する。第１図は、本発明のマルチポートメ
モリ装置の実施例である。
に説明する。第１図は、本発明のマルチポートメ
モリ装置の実施例である。
１０１，１０２，１０３，１０４，１０５，１
０６が１回のアクセスで２個のデータアクセスが
可能な２ポートメモリである。アクセスポートＡ
を使用した読み出し操作では、２ポートメモリ１
０１，１０４，１０５の記憶データを解読器１１
１が解読し、該当する番地のデータを再生する。
解読器としては、奇数パリテイで‘1'を出力する
パリテイ生成器が使用できる。アクセスポートＡ
を使用した書き込み操作では、まず、２ポートメ
モリ１０１，１０４，１０５の記憶データを読み
出し比較器１２１が読み出しデータと書き込みデ
ータを比較し、不一致信号を書き込みデータの経
路に挿入した演算器１３１，１３７，１３９に送
る。これらの演算器としては、この場合排他的
OR回路を使用することができる。比較結果が一
致の場合、比較器１２１が演算器におくる不一致
信号は‘0'であるから、演算器はメモリの記憶デ
ータをもう一度書き直すことになる。比較結果が
不一致の場合、比較器１２１が演算器に送る不一
致信号は‘1'であるから、演算器はメモリの記憶
データを反転して、メモリに書き込む。４個のア
クセス・ポートは、個々に、違つた番地のアクセ
スに使用できるので、１個のアクセスで４個のデ
ータのアクセスが出来ることになる。
０６が１回のアクセスで２個のデータアクセスが
可能な２ポートメモリである。アクセスポートＡ
を使用した読み出し操作では、２ポートメモリ１
０１，１０４，１０５の記憶データを解読器１１
１が解読し、該当する番地のデータを再生する。
解読器としては、奇数パリテイで‘1'を出力する
パリテイ生成器が使用できる。アクセスポートＡ
を使用した書き込み操作では、まず、２ポートメ
モリ１０１，１０４，１０５の記憶データを読み
出し比較器１２１が読み出しデータと書き込みデ
ータを比較し、不一致信号を書き込みデータの経
路に挿入した演算器１３１，１３７，１３９に送
る。これらの演算器としては、この場合排他的
OR回路を使用することができる。比較結果が一
致の場合、比較器１２１が演算器におくる不一致
信号は‘0'であるから、演算器はメモリの記憶デ
ータをもう一度書き直すことになる。比較結果が
不一致の場合、比較器１２１が演算器に送る不一
致信号は‘1'であるから、演算器はメモリの記憶
データを反転して、メモリに書き込む。４個のア
クセス・ポートは、個々に、違つた番地のアクセ
スに使用できるので、１個のアクセスで４個のデ
ータのアクセスが出来ることになる。
（発明の効果）
本発明のマルチポートメモリ装置は、６個の２
ポートメモリを使用し、データ書き込み操作時
に、メモリの記憶データと書き込みデータの比較
結果によりメモリの記憶データを反転するか否か
を決定することで、１回のアクセスで４個のデー
タのアクセスを可能にしている。
ポートメモリを使用し、データ書き込み操作時
に、メモリの記憶データと書き込みデータの比較
結果によりメモリの記憶データを反転するか否か
を決定することで、１回のアクセスで４個のデー
タのアクセスを可能にしている。
第１図は本発明のマルチポートメモリ装置の実
施例のブロツク図、第２図〜第７図は、本発明の
動作を説明するための図である。 図において、１０１，１０２，１０３，１０
４，１０５，１０６は２ポートメモリ、１１１，
１１２，１１３，１１４は解読器、１２１，１２
２，１２３，１２４，は比較器，１３１，１３
２，１３３，１３４，１３５，１３６，１３７，
１３８，１３９，１４０，１４１，１４２は演算
器である。
施例のブロツク図、第２図〜第７図は、本発明の
動作を説明するための図である。 図において、１０１，１０２，１０３，１０
４，１０５，１０６は２ポートメモリ、１１１，
１１２，１１３，１１４は解読器、１２１，１２
２，１２３，１２４，は比較器，１３１，１３
２，１３３，１３４，１３５，１３６，１３７，
１３８，１３９，１４０，１４１，１４２は演算
器である。
Claims (1)
- １ １ビツト幅のデータを対象とし、２組の入力
と出力端子を備えた６個の２ポートメモリAB、
AC、BC、DA、DB、DCと、前記２ポートメモ
リDA、AB、ACの出力を解読して出力ポートＡ
に出力する解読器Ａと、前記２ポートメモリ
DB、AB、BCの出力を解読して出力ポートＢに
出力する解読器Ｂと、前記２ポートメモリDC、
AC、BCの出力を解読して出力ポートＣに出力す
る解読器Ｃと、前記２ポートメモリDA、DB、
DCの出力を解読して出力ポートＤに出力する解
読器Ｄと、前記解読器の出力と入力ポートからの
入力データを比較する４個の比較器Ａ、Ｂ、Ｃ、
Ｄと、前記比較器Ａの不一致信号に従いメモリ
DA、AB、ACの格納データを反転する３個の排
他的OR回路と、前記比較器Ｂの不一致信号に従
いメモリDB、AB、BCの格納データを反転する
３個の排他的OR回路と、前記比較器Ｃの不一致
信号に従いメモリDC、AC、BCの格納データを
反転する３個の排他的OR回路と、前記比較器Ｄ
の不一致信号に従いメモリDA、DB、DCの格納
データを反転する３個の排他的OR回路からな
り、データの書き込み操作で３個の２ポートメモ
リの格納データを書き換えることで４個の出力ポ
ートから読み出した同じ番地のデータの値が常に
等しくなることと、１回のアクセスサイクル中に
最大４個のデータのアクセスが出来ることを特徴
とするマルチポートメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078612A JPH01251387A (ja) | 1988-03-30 | 1988-03-30 | マルチポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078612A JPH01251387A (ja) | 1988-03-30 | 1988-03-30 | マルチポートメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251387A JPH01251387A (ja) | 1989-10-06 |
| JPH054754B2 true JPH054754B2 (ja) | 1993-01-20 |
Family
ID=13666702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078612A Granted JPH01251387A (ja) | 1988-03-30 | 1988-03-30 | マルチポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251387A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3871813B2 (ja) | 1998-08-10 | 2007-01-24 | 株式会社ルネサステクノロジ | マルチポートメモリ、データプロセッサ及びデータ処理システム |
| JP2009266176A (ja) * | 2008-04-30 | 2009-11-12 | Digital Electronics Corp | メモリ制御システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51129454U (ja) * | 1975-04-07 | 1976-10-19 |
-
1988
- 1988-03-30 JP JP63078612A patent/JPH01251387A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01251387A (ja) | 1989-10-06 |
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