JP3381733B2 - 原子アクセス制御レジスタ装置 - Google Patents
原子アクセス制御レジスタ装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータシス
テム・ハードウエアに関し、特にコンピュータシステム
・プロセッサ内の制御装置と状況レジスタのハードウエ
ア・アーキテクチャに関する。
テム・ハードウエアに関し、特にコンピュータシステム
・プロセッサ内の制御装置と状況レジスタのハードウエ
ア・アーキテクチャに関する。
【０００２】
【従来の技術】コンピュータシステムはしばしば、一時
的なデータの記憶ないし制御目的でレジスタを利用す
る。レジスタは通常、一般に１から４バイトに渡り複数
ビットの情報を同時に格納できるように構成されてい
る。コンピュータ・プロセッサで生成された論理ゼロや
１の形のデータがレジスタに格納することが出来、続い
てプロセッサで再読取りされる。コンピュータの操作を
制御する際、オペレーティング・システムではしばしば
複数ビットレジスタ内に格納されたビット集合中の単一
ビットを残りビットに影響を与えることなく修正するこ
とが必要になる。そのような場合、オペレーティング・
システムは読取り・修正・書込みサイクルを実行し、そ
れによりＣＰＵは記憶レジスタ内に含まれる情報を読取
り、内容を修正し、続いて修正した内容をレジスタに再
び書き込む。読取り・変更・書込み操作により、プロセ
ッサは後のデータ処理ないし計算操作で必要になる特定
制御パラメータのビットを設定ないしクリアすることが
出来る。
的なデータの記憶ないし制御目的でレジスタを利用す
る。レジスタは通常、一般に１から４バイトに渡り複数
ビットの情報を同時に格納できるように構成されてい
る。コンピュータ・プロセッサで生成された論理ゼロや
１の形のデータがレジスタに格納することが出来、続い
てプロセッサで再読取りされる。コンピュータの操作を
制御する際、オペレーティング・システムではしばしば
複数ビットレジスタ内に格納されたビット集合中の単一
ビットを残りビットに影響を与えることなく修正するこ
とが必要になる。そのような場合、オペレーティング・
システムは読取り・修正・書込みサイクルを実行し、そ
れによりＣＰＵは記憶レジスタ内に含まれる情報を読取
り、内容を修正し、続いて修正した内容をレジスタに再
び書き込む。読取り・変更・書込み操作により、プロセ
ッサは後のデータ処理ないし計算操作で必要になる特定
制御パラメータのビットを設定ないしクリアすることが
出来る。
【０００３】読取り・修正・書込みサイクルの実行は、
通常単一プロセッサシステムで用いられる。しかし１つ
以上のマスタ装置がレジスタにアクセスする等しい機会
を持つ多重プロセッサ環境では、１つのマスタがオーバ
ーライトしたり、修正、変更、あるいは別のマスタ装置
により先に格納されたレジスタの内容と接続したりする
可能性が実質的にある。図１を簡単に参照すると、記憶
レジスタを共用する２つのプロセッサが示されており、
ここで両方のプロセッサは単一レジスタ上で読取り・修
正・書込みサイクルを並列に行っている。図１から、マ
スタＢがその最終書込み操作を完了すると、マスタＢは
マスタＡの書込み操作を無効になすることが分かる。多
重プロセッサシステムの重要な要件は、特定マスタによ
り格納された情報は別のマスタにより後に無効にされる
ことはないということである。特定レジスタの内容の状
態は、そのような内容をそのレジスタに格納するように
したマスタ装置と一致しているが、これは「コヒーレン
ス」として知られている。１つ以上のマスタがレジスタ
内に格納された情報を修正する機会を持つ多重プロセッ
サ環境でのコヒーレンスは、おもにキャッシュ・メモリ
・アーキテクチャに関して問題となるものである。キャ
ッシュ・メモリを組み込んだ多重プロセッサ・アーキテ
クチャでは、特定マスタに関するキャッシュの一貫性は
特に重要である。
通常単一プロセッサシステムで用いられる。しかし１つ
以上のマスタ装置がレジスタにアクセスする等しい機会
を持つ多重プロセッサ環境では、１つのマスタがオーバ
ーライトしたり、修正、変更、あるいは別のマスタ装置
により先に格納されたレジスタの内容と接続したりする
可能性が実質的にある。図１を簡単に参照すると、記憶
レジスタを共用する２つのプロセッサが示されており、
ここで両方のプロセッサは単一レジスタ上で読取り・修
正・書込みサイクルを並列に行っている。図１から、マ
スタＢがその最終書込み操作を完了すると、マスタＢは
マスタＡの書込み操作を無効になすることが分かる。多
重プロセッサシステムの重要な要件は、特定マスタによ
り格納された情報は別のマスタにより後に無効にされる
ことはないということである。特定レジスタの内容の状
態は、そのような内容をそのレジスタに格納するように
したマスタ装置と一致しているが、これは「コヒーレン
ス」として知られている。１つ以上のマスタがレジスタ
内に格納された情報を修正する機会を持つ多重プロセッ
サ環境でのコヒーレンスは、おもにキャッシュ・メモリ
・アーキテクチャに関して問題となるものである。キャ
ッシュ・メモリを組み込んだ多重プロセッサ・アーキテ
クチャでは、特定マスタに関するキャッシュの一貫性は
特に重要である。
【０００４】従来技術では、キャッシュ・コヒーレンス
問題を防ぐ主要な方法は、図２に示すようにいわゆる
「相互排他ロック」を呼び出すことである。相互排他ロ
ックは、ソフトウエアで特定マスタが特定レジスタにア
クセスする前に、そのレジスタと交信して制御すること
をアクセスするマスタのみに許可する信号ないしフラッ
グの所有権を得るセマフォである。相互排他ロックは一
般にフラッグを含むハードウエア・レジスタと交換操作
を実行しているマスタにより呼び出される。マスタはフ
ラッグの内容を読取り、その後一部非ゼロ値をレジスタ
にロードする。その際、読取り、書込みの両操作は、交
換操作の間にそのレジスタに他のマスタが読取り、書込
みが出来ないようにして行われる。マスタは次に交換中
にレジスタから読み取った内容の値をテストし、即ちレ
ジスタ内容が「０」に等しければロックは「フリー」で
あったことになり、マスタはレジスタ内容が一部非ゼロ
に等しければ、ロックは「フリー」でないと宣言するこ
とが出来、マスタはそのロックを使用することが否定さ
れる。マスタは一般的に交換とテスト操作をロックが
「フリー」であることを示すテスト値が「０」になるま
で行い続ける。ロックはロックを制御するマスタが
「０」をフラッグ・レジスタに書き込むことにより解除
される。例えば図２に示すように、ロックはマスタが交
換操作を実行するときに設定され、マスタは一部の非ゼ
ロ値＜ｌｏｃｋ＿ｂｕｓｙ＞を格納する。次にマスタは
ロックレジスタに先に格納された内容の値を基準値＜ｌ
ｏｃｋ＿ｆｒｅｅ＞に対してテストする。先に格納され
た内容が＜ｌｏｃｋ＿ｆｒｅｅ＞と等しければ、マスタ
はそれがロックの所有者であると判定する。
問題を防ぐ主要な方法は、図２に示すようにいわゆる
「相互排他ロック」を呼び出すことである。相互排他ロ
ックは、ソフトウエアで特定マスタが特定レジスタにア
クセスする前に、そのレジスタと交信して制御すること
をアクセスするマスタのみに許可する信号ないしフラッ
グの所有権を得るセマフォである。相互排他ロックは一
般にフラッグを含むハードウエア・レジスタと交換操作
を実行しているマスタにより呼び出される。マスタはフ
ラッグの内容を読取り、その後一部非ゼロ値をレジスタ
にロードする。その際、読取り、書込みの両操作は、交
換操作の間にそのレジスタに他のマスタが読取り、書込
みが出来ないようにして行われる。マスタは次に交換中
にレジスタから読み取った内容の値をテストし、即ちレ
ジスタ内容が「０」に等しければロックは「フリー」で
あったことになり、マスタはレジスタ内容が一部非ゼロ
に等しければ、ロックは「フリー」でないと宣言するこ
とが出来、マスタはそのロックを使用することが否定さ
れる。マスタは一般的に交換とテスト操作をロックが
「フリー」であることを示すテスト値が「０」になるま
で行い続ける。ロックはロックを制御するマスタが
「０」をフラッグ・レジスタに書き込むことにより解除
される。例えば図２に示すように、ロックはマスタが交
換操作を実行するときに設定され、マスタは一部の非ゼ
ロ値＜ｌｏｃｋ＿ｂｕｓｙ＞を格納する。次にマスタは
ロックレジスタに先に格納された内容の値を基準値＜ｌ
ｏｃｋ＿ｆｒｅｅ＞に対してテストする。先に格納され
た内容が＜ｌｏｃｋ＿ｆｒｅｅ＞と等しければ、マスタ
はそれがロックの所有者であると判定する。
【０００５】
【発明が解決しようとする課題】相互排他ロックの制御
により、プロセッサは格納された情報は後に別のプロセ
ッサによる予期しないアクセスにより破壊されるかも知
れないという懸念無しにレジスタにアクセスして情報を
格納することが出来る。更にフラッグを設定することに
よりロックを主張したマスタだけが、フラッグをクリア
することによりそのロックを解除することが出来る。相
互排他ロックは従来技術でよく知られており、ロック機
能をもたらすソフトウエア・アルゴリズムはいくつか存
在する。多重プロセッサシステムでは、そのような相互
排他ロックが多く存在し、オペレーティング・システム
・ソフトウエアはそのようなロックを頻繁に用いて、重
要なコードが何時実行されるか、あるいは重要なレジス
タが何時アクセスされるかを示している。しかし相互排
他ロックを使用する場合は、ロック機能をもたらすため
にかなりの追加処理時間並びに追加コード・スペースを
必要とする。速度が重要な演算では、複数ロックを使用
することは実質的にシステムの性能を阻害したり、落と
すことになる得る。以下に説明するように、本発明は従
来技術で提供された時間集中的なソフトウエア・インタ
ロック・メカニズムを必要とせずに、多重プロセッサ環
境のシステム記憶レジスタ内に格納されたデータとマス
タとの間のコヒーレンスを確保する単純なレジスタ・ア
ーキテクチャを開示する。更に、本発明により、共用レ
ジスタの１つないし複数の個々のビットにアクセスし
て、従来技術用にソフトウエア・インタロックを必要と
せずに、直接的活動時に修正することが出来る。
により、プロセッサは格納された情報は後に別のプロセ
ッサによる予期しないアクセスにより破壊されるかも知
れないという懸念無しにレジスタにアクセスして情報を
格納することが出来る。更にフラッグを設定することに
よりロックを主張したマスタだけが、フラッグをクリア
することによりそのロックを解除することが出来る。相
互排他ロックは従来技術でよく知られており、ロック機
能をもたらすソフトウエア・アルゴリズムはいくつか存
在する。多重プロセッサシステムでは、そのような相互
排他ロックが多く存在し、オペレーティング・システム
・ソフトウエアはそのようなロックを頻繁に用いて、重
要なコードが何時実行されるか、あるいは重要なレジス
タが何時アクセスされるかを示している。しかし相互排
他ロックを使用する場合は、ロック機能をもたらすため
にかなりの追加処理時間並びに追加コード・スペースを
必要とする。速度が重要な演算では、複数ロックを使用
することは実質的にシステムの性能を阻害したり、落と
すことになる得る。以下に説明するように、本発明は従
来技術で提供された時間集中的なソフトウエア・インタ
ロック・メカニズムを必要とせずに、多重プロセッサ環
境のシステム記憶レジスタ内に格納されたデータとマス
タとの間のコヒーレンスを確保する単純なレジスタ・ア
ーキテクチャを開示する。更に、本発明により、共用レ
ジスタの１つないし複数の個々のビットにアクセスし
て、従来技術用にソフトウエア・インタロックを必要と
せずに、直接的活動時に修正することが出来る。
【０００６】
【課題を解決するための手段】本発明は多重プロセッサ
環境内のレジスタ構造のための方法と装置を提供するも
のであり、プロセッサは間違ったマスタによる原子アク
セスレジスタの意図しないアクセスを防ぎながら、ソフ
トウエア・インタロック無しにレジスタ内の１つないし
複数の特定ビットを設定又はクリアするために、共用レ
ジスタに原子的にアクセスする。複数の独自のアドレス
が複数ビット原子アクセスレジスタに割り当てられてい
る。実施例では、３つのアドレスが各々の原子アクセス
レジスタに割り当てられている。１つのアドレスはクリ
ア・アドレス、第２のアドレスはセット・アドレス、第
３のアドレスは読取りアドレスである。各々のアドレス
は他の全てのアドレスから異なっている。アドレス解読
器は、プロセッサがレジスタアクセス命令を発すると
き、各々の原子キャッシュレジスタに指定されたアドレ
スを解読する。アドレス解読器により解読されると、各
々のアドレスは同一の物理レジスタを指し、２つのアド
レスは「疑似レジスタ」を指す。論理ゼロの位置等価バ
イナリ・パターンを持つデータと設定ないしクリアする
物理レジスタの特定ビット位置に等価なものは、それぞ
れ設定及びクリア・アドレスと連関される。読取りアド
レスとはデータは連関されない。原子アクセスレジスタ
内の各々のビットは、設定、クリア、選択、システム・
クロック入力及び出力イネーブルを持つフリップフロッ
プで形成されている。特定フリップフロップ用の選択入
力は、解読されたアドレスと関連した位置等価バイナリ
・データにしたがって活性化される。変更する特定ビッ
トに対応するデータが論理１であれば、レジスタ内にそ
のデータビットを含むフリップフロップが選択される。
一度選択されると、選択されたビットを含むレジスタと
関連したアドレスがそれぞれ設定ないしクリア機能から
なるかどうかにより、ビットが設定ないしクリアされ
る。アクセスされた物理レジスタの残りのビットは同様
に、対応する疑似レジスタにアクセスするアドレスと関
連した残りの位置等価バイナリデータにしたがって変更
される。レジスタの各々のフリップフロップの出力可能
は、発せられたアドレスが読取りアドレスであるときレ
ジスタの各々のビットの内容をアクセスするプロセッサ
に送る。
環境内のレジスタ構造のための方法と装置を提供するも
のであり、プロセッサは間違ったマスタによる原子アク
セスレジスタの意図しないアクセスを防ぎながら、ソフ
トウエア・インタロック無しにレジスタ内の１つないし
複数の特定ビットを設定又はクリアするために、共用レ
ジスタに原子的にアクセスする。複数の独自のアドレス
が複数ビット原子アクセスレジスタに割り当てられてい
る。実施例では、３つのアドレスが各々の原子アクセス
レジスタに割り当てられている。１つのアドレスはクリ
ア・アドレス、第２のアドレスはセット・アドレス、第
３のアドレスは読取りアドレスである。各々のアドレス
は他の全てのアドレスから異なっている。アドレス解読
器は、プロセッサがレジスタアクセス命令を発すると
き、各々の原子キャッシュレジスタに指定されたアドレ
スを解読する。アドレス解読器により解読されると、各
々のアドレスは同一の物理レジスタを指し、２つのアド
レスは「疑似レジスタ」を指す。論理ゼロの位置等価バ
イナリ・パターンを持つデータと設定ないしクリアする
物理レジスタの特定ビット位置に等価なものは、それぞ
れ設定及びクリア・アドレスと連関される。読取りアド
レスとはデータは連関されない。原子アクセスレジスタ
内の各々のビットは、設定、クリア、選択、システム・
クロック入力及び出力イネーブルを持つフリップフロッ
プで形成されている。特定フリップフロップ用の選択入
力は、解読されたアドレスと関連した位置等価バイナリ
・データにしたがって活性化される。変更する特定ビッ
トに対応するデータが論理１であれば、レジスタ内にそ
のデータビットを含むフリップフロップが選択される。
一度選択されると、選択されたビットを含むレジスタと
関連したアドレスがそれぞれ設定ないしクリア機能から
なるかどうかにより、ビットが設定ないしクリアされ
る。アクセスされた物理レジスタの残りのビットは同様
に、対応する疑似レジスタにアクセスするアドレスと関
連した残りの位置等価バイナリデータにしたがって変更
される。レジスタの各々のフリップフロップの出力可能
は、発せられたアドレスが読取りアドレスであるときレ
ジスタの各々のビットの内容をアクセスするプロセッサ
に送る。
【０００７】
【実施例】多重プロセッサ・コンピュータシステムにお
いて、各々のプロセッサが、ソフトウエア・インタロッ
クを必要とせずに１つないし複数の特定ビットを設定な
いしクリアするために共用レジスタに原子的にアクセス
するレジスタ・アーキテクチャを開示する。以下の説明
では、本発明の完全な理解をもたらすために説明のため
に特定の数、時間、信号などを述べるが、当業者には本
発明はそれらの特定の詳細なしに実施することが出来る
ことが明かとなろう。他の例では、よく知られた回路や
装置をブロック図形式で示し、本発明を不必要に曖昧に
しないようにしている。本発明は多くの実施例で実施す
ることが出来る。以下には２つの特定の実施例を詳しく
説明するが、多くの別の実施例で同一結果をもたらすこ
とが明かとなろう。本発明の教示を取り入れた記憶レジ
スタ・アーキテクチャは、コンピュータシステム内で何
処でも実施できることが予測される。ここで好ましいと
されるように、ビットの設定ないしクリアを可能にする
レジスタは、割り込みステアリング・アーキテクチャ内
で実施される。本発明はどの様な多重プロセッサ・コン
ピュータシステムでも使用することが出来るが、カリフ
ォルニア州、マウンテンビューのサンシステムズ社によ
り製造された多重プロセッサ・コンピュータで機能する
ことを目的としている。以下に説明する本発明は、先に
挙げた出願、特に「動的ステアリング無向割込み」の名
称の米国特許出願番号０７／７６７０２３号と共に機能
することを意図している。
いて、各々のプロセッサが、ソフトウエア・インタロッ
クを必要とせずに１つないし複数の特定ビットを設定な
いしクリアするために共用レジスタに原子的にアクセス
するレジスタ・アーキテクチャを開示する。以下の説明
では、本発明の完全な理解をもたらすために説明のため
に特定の数、時間、信号などを述べるが、当業者には本
発明はそれらの特定の詳細なしに実施することが出来る
ことが明かとなろう。他の例では、よく知られた回路や
装置をブロック図形式で示し、本発明を不必要に曖昧に
しないようにしている。本発明は多くの実施例で実施す
ることが出来る。以下には２つの特定の実施例を詳しく
説明するが、多くの別の実施例で同一結果をもたらすこ
とが明かとなろう。本発明の教示を取り入れた記憶レジ
スタ・アーキテクチャは、コンピュータシステム内で何
処でも実施できることが予測される。ここで好ましいと
されるように、ビットの設定ないしクリアを可能にする
レジスタは、割り込みステアリング・アーキテクチャ内
で実施される。本発明はどの様な多重プロセッサ・コン
ピュータシステムでも使用することが出来るが、カリフ
ォルニア州、マウンテンビューのサンシステムズ社によ
り製造された多重プロセッサ・コンピュータで機能する
ことを目的としている。以下に説明する本発明は、先に
挙げた出願、特に「動的ステアリング無向割込み」の名
称の米国特許出願番号０７／７６７０２３号と共に機能
することを意図している。
【０００８】ここで図３を参照すると、２つの原子アク
セスレジスタを示すブロック図が示されている。しかし
特定の多重プロセッサ・コンピュータシステム設計で
は、どの様な数の原子アクセスレジスタをも実施するこ
とが出来る。図３で、複数ビットレジスタ10が既知の方
法で形成されている。レジスタ10は複数の個々のビット
15により形成されている。レジスタ10内に含まれるビッ
ト15の数に関しては、実際上の制限はなく、レジスタ10
は一般的にコンピュータシステム・バス（図示せず）が
収容できるだけ多くのビットを含んでいる。実施例では
レジスタ10は32ビットワイドである。レジスタ10と関連
したものに複数アドレス25がある。図３に示すように、
個々のアドレスのＡＤＤＲ０，ＡＤＤＲ４、ＡＤＤＲ８
はすべてレジスタ10を指している。プロセッサ（図示せ
ず）によって実行され、アドレス解読器（図示せず）に
より解読されると、アドレス25はプロセッサにレジスタ
10にアクセスすることを許可する。プロセッサとアドレ
ス解読器は、従来技術で一般に知られるように形成され
ている。どのアドレス25がプロセッサにより実行される
かによって、レジスタ10に対する活動が異なることに留
意することが重要である。レジスタ10の詳細も解読器の
実施方法による。説明のためにアドレス25に対して特定
のアドレス値を割り当てているが、各々のアドレスが一
意的であり、解読可能で、全体的なシステム・アーキテ
クチャと一致するならば、本発明内ではどの様なアドレ
ス値でも機能することが理解されよう。
セスレジスタを示すブロック図が示されている。しかし
特定の多重プロセッサ・コンピュータシステム設計で
は、どの様な数の原子アクセスレジスタをも実施するこ
とが出来る。図３で、複数ビットレジスタ10が既知の方
法で形成されている。レジスタ10は複数の個々のビット
15により形成されている。レジスタ10内に含まれるビッ
ト15の数に関しては、実際上の制限はなく、レジスタ10
は一般的にコンピュータシステム・バス（図示せず）が
収容できるだけ多くのビットを含んでいる。実施例では
レジスタ10は32ビットワイドである。レジスタ10と関連
したものに複数アドレス25がある。図３に示すように、
個々のアドレスのＡＤＤＲ０，ＡＤＤＲ４、ＡＤＤＲ８
はすべてレジスタ10を指している。プロセッサ（図示せ
ず）によって実行され、アドレス解読器（図示せず）に
より解読されると、アドレス25はプロセッサにレジスタ
10にアクセスすることを許可する。プロセッサとアドレ
ス解読器は、従来技術で一般に知られるように形成され
ている。どのアドレス25がプロセッサにより実行される
かによって、レジスタ10に対する活動が異なることに留
意することが重要である。レジスタ10の詳細も解読器の
実施方法による。説明のためにアドレス25に対して特定
のアドレス値を割り当てているが、各々のアドレスが一
意的であり、解読可能で、全体的なシステム・アーキテ
クチャと一致するならば、本発明内ではどの様なアドレ
ス値でも機能することが理解されよう。
【０００９】レジスタ10を構成する個々のビット15に対
する活動は、アドレス命令がプロセッサにより実行され
るときに、各々のアドレス25と関連したデータ27により
制御される。特にレジスタ10内の個々のビット16は、ア
クセスするプロセッサにより実行されるアドレス命令内
の特定アドレス25と関連したデータ27のバイナリ表現の
位置等価ビット28で表すことが出来る。即ち、実行され
る特定のアドレス25と関連したデータ27のバイナリ・デ
ータ等価内の位置等価ビット28位置は、レジスタ10内の
物理的ビット16が作用されるかどうかを制御する。レジ
スタ10内の個々のビット15を制御する際の関連データ27
と関連したアドレス25の操作を以下の節で更に詳細に説
明する。図３を更に参照すると、レジスタ10上で読取り
操作を行うために割り当てられたアドレス25はＡＤＤＲ
０である。プロセッサにより実行され、アドレス解読器
により解読されると、ＡＤＤＲ０はレジスタ10を指し示
し、プロセッサはレジスタ10内に含まれる全てのビット
15のデータを読取る。レジスタ10内のビット15は読取り
操作中に変更されないので、アドレス25が読取りを行う
ために割り当てられたとき、アドレス25と関連したデー
タ27はない。クリア操作を行うために割り当てられるア
ドレスはＡＤＤＲ４である。プロセッサにより実行され
て解読されると、ＡＤＤＲ４もレジスタ10を指し示す。
しかし読取り操作と関連したＡＤＤＲ０アドレスとは異
なり、ＡＤＤＲ４アドレスはクリアするビット15をマス
クするデータ27と関連している。次にプロセッサはレジ
スタ10の特定ビット15をＡＤＤＲ４と関連したデータ27
と等価のバイナリの位置等価ビット28にしたがってクリ
アする。位置等価ビット28が論理１であるならば、位置
等価ビット28に対応したビット16は論理０に設定され
る。ビット16は、位置等価ビット28が論理０ならば、不
変のままとなる。最後の設定操作を行うために割り当て
られるアドレス25はＡＤＤＲ８である。プロセッサによ
り実行され、解読されると、ＡＤＤＲ８もレジスタ10を
指し示す。上記のＡＤＤＲ４の場合のように、データ27
はアドレスＡＤＤＲ８と関連する。プロセッサはレジス
タ10の各々のビット16をアドレスＡＤＤＲ８と関連した
データ27とバイナリ等価の位置等価ビット22にしたがっ
て設定する。位置等価ビット22が論理１ならば、位置等
価ビット22に対応するビット16は論理１に設定される。
位置等価ビット22が論理０ならば、ビット16は不変のま
まとなる。
する活動は、アドレス命令がプロセッサにより実行され
るときに、各々のアドレス25と関連したデータ27により
制御される。特にレジスタ10内の個々のビット16は、ア
クセスするプロセッサにより実行されるアドレス命令内
の特定アドレス25と関連したデータ27のバイナリ表現の
位置等価ビット28で表すことが出来る。即ち、実行され
る特定のアドレス25と関連したデータ27のバイナリ・デ
ータ等価内の位置等価ビット28位置は、レジスタ10内の
物理的ビット16が作用されるかどうかを制御する。レジ
スタ10内の個々のビット15を制御する際の関連データ27
と関連したアドレス25の操作を以下の節で更に詳細に説
明する。図３を更に参照すると、レジスタ10上で読取り
操作を行うために割り当てられたアドレス25はＡＤＤＲ
０である。プロセッサにより実行され、アドレス解読器
により解読されると、ＡＤＤＲ０はレジスタ10を指し示
し、プロセッサはレジスタ10内に含まれる全てのビット
15のデータを読取る。レジスタ10内のビット15は読取り
操作中に変更されないので、アドレス25が読取りを行う
ために割り当てられたとき、アドレス25と関連したデー
タ27はない。クリア操作を行うために割り当てられるア
ドレスはＡＤＤＲ４である。プロセッサにより実行され
て解読されると、ＡＤＤＲ４もレジスタ10を指し示す。
しかし読取り操作と関連したＡＤＤＲ０アドレスとは異
なり、ＡＤＤＲ４アドレスはクリアするビット15をマス
クするデータ27と関連している。次にプロセッサはレジ
スタ10の特定ビット15をＡＤＤＲ４と関連したデータ27
と等価のバイナリの位置等価ビット28にしたがってクリ
アする。位置等価ビット28が論理１であるならば、位置
等価ビット28に対応したビット16は論理０に設定され
る。ビット16は、位置等価ビット28が論理０ならば、不
変のままとなる。最後の設定操作を行うために割り当て
られるアドレス25はＡＤＤＲ８である。プロセッサによ
り実行され、解読されると、ＡＤＤＲ８もレジスタ10を
指し示す。上記のＡＤＤＲ４の場合のように、データ27
はアドレスＡＤＤＲ８と関連する。プロセッサはレジス
タ10の各々のビット16をアドレスＡＤＤＲ８と関連した
データ27とバイナリ等価の位置等価ビット22にしたがっ
て設定する。位置等価ビット22が論理１ならば、位置等
価ビット22に対応するビット16は論理１に設定される。
位置等価ビット22が論理０ならば、ビット16は不変のま
まとなる。
【００１０】レジスタ11を構成する個々のビット17に対
する活動は、プロセッサによりアドレス命令が実行され
るとき、アドレス26の各々に関連したデータ27により制
御される。特に、レジスタ11内の個々のビット18は、ア
クセスするプロセッサにより実行される特定アドレス26
と関連したデータ27のバイナリ表現の位置等価ビット29
で表すことが出来る。即ち、実行される特定のアドレス
26と関連したデータ27のバイナリ・データ等価の位置等
価ビット29の位置は、レジスタ11内の物理的ビット18が
作用されるかどうかを制御する。レジスタ11内の個々の
ビット17を制御する際の関連データ27と関連したアドレ
ス26の操作を以下の節で更に詳細に説明する。図３を更
に参照すると、レジスタ11上で読取り操作を行うために
割り当てられたアドレス26はＡＤＤＲＣである。プロセ
ッサにより実行され、アドレス解読器により解読される
と、ＡＤＤＲＣはレジスタ11を指し示し、プロセッサは
レジスタ11内に含まれる全てのビット17のデータを読取
る。アドレス26が読取りを行うために割り当てられたと
き、レジスタ11内のビット17は読取り操作中に変更され
ないので、アドレス26と関連したデータ27はない。クリ
ア操作を行うために割り当てられるアドレスはＡＤＤＲ
10である。プロセッサにより実行されて解読されると、
ＡＤＤＲ４10レジスタ11を指し示す。しかし読取り操作
と関連したＡＤＤＲＣアドレスとは異なり、ＡＤＤＲ10
アドレスはクリアするビット17をマスクするデータ27と
関連している。次にプロセッサはレジスタ11の特定ビッ
ト17をＡＤＤＲ10と関連したデータ27のバイナリ等価の
位置等価ビット29にしたがってクリアする。位置等価ビ
ット29が論理１であるならば、位置等価ビット29に対応
したビット18は論理０に設定される。ビット17は、位置
等価ビット29が論理０ならば、不変のままとなる。最後
に設定操作を行うために割り当てられるアドレス26はＡ
ＤＤＲ14である。プロセッサにより実行され解読される
と、ＡＤＤＲ14もレジスタ11を指し示す。上記のＡＤＤ
Ｒ10の場合のように、データ27はアドレスＡＤＤＲ14と
関連する。プロセッサはレジスタ11の各々のビット18を
アドレスＡＤＤＲ14と関連したデータ27のバイナリ等価
の位置等価ビット23にしたがって設定する。位置等価ビ
ット23が論理１ならば、位置等価ビット23に対応するビ
ット18は論理１に設定される。位置等価ビット23が論理
０ならば、ビット18は不変のままとなる。
する活動は、プロセッサによりアドレス命令が実行され
るとき、アドレス26の各々に関連したデータ27により制
御される。特に、レジスタ11内の個々のビット18は、ア
クセスするプロセッサにより実行される特定アドレス26
と関連したデータ27のバイナリ表現の位置等価ビット29
で表すことが出来る。即ち、実行される特定のアドレス
26と関連したデータ27のバイナリ・データ等価の位置等
価ビット29の位置は、レジスタ11内の物理的ビット18が
作用されるかどうかを制御する。レジスタ11内の個々の
ビット17を制御する際の関連データ27と関連したアドレ
ス26の操作を以下の節で更に詳細に説明する。図３を更
に参照すると、レジスタ11上で読取り操作を行うために
割り当てられたアドレス26はＡＤＤＲＣである。プロセ
ッサにより実行され、アドレス解読器により解読される
と、ＡＤＤＲＣはレジスタ11を指し示し、プロセッサは
レジスタ11内に含まれる全てのビット17のデータを読取
る。アドレス26が読取りを行うために割り当てられたと
き、レジスタ11内のビット17は読取り操作中に変更され
ないので、アドレス26と関連したデータ27はない。クリ
ア操作を行うために割り当てられるアドレスはＡＤＤＲ
10である。プロセッサにより実行されて解読されると、
ＡＤＤＲ４10レジスタ11を指し示す。しかし読取り操作
と関連したＡＤＤＲＣアドレスとは異なり、ＡＤＤＲ10
アドレスはクリアするビット17をマスクするデータ27と
関連している。次にプロセッサはレジスタ11の特定ビッ
ト17をＡＤＤＲ10と関連したデータ27のバイナリ等価の
位置等価ビット29にしたがってクリアする。位置等価ビ
ット29が論理１であるならば、位置等価ビット29に対応
したビット18は論理０に設定される。ビット17は、位置
等価ビット29が論理０ならば、不変のままとなる。最後
に設定操作を行うために割り当てられるアドレス26はＡ
ＤＤＲ14である。プロセッサにより実行され解読される
と、ＡＤＤＲ14もレジスタ11を指し示す。上記のＡＤＤ
Ｒ10の場合のように、データ27はアドレスＡＤＤＲ14と
関連する。プロセッサはレジスタ11の各々のビット18を
アドレスＡＤＤＲ14と関連したデータ27のバイナリ等価
の位置等価ビット23にしたがって設定する。位置等価ビ
ット23が論理１ならば、位置等価ビット23に対応するビ
ット18は論理１に設定される。位置等価ビット23が論理
０ならば、ビット18は不変のままとなる。
【００１１】ここで図４を参照すると、Ｎビット原子ア
クセスレジスタ12の実施を示すブロック図が示されてい
る。図４で、レジスタ12のフリップフロップ30は「ｎ番
目」のビットを格納する。フリップフロップ30は「設定
(SET)」、「クリア(CLR)」、「選択(SELECT)」、「クロ
ック(CLK)」の４つの入力を持っている。レジスタ12と
関連しているのが、アドレス解読器35である。アドレス
解読器35は既知の設計を持ち、既知の方法で実施される
ハードウエア解読器で、アドレス回線用の適切な入力並
びに有効な読取りないし書込み操作が進行中であること
を示す信号を受け取るために「読取りイネーブル（ＲＤ
−ＥＮ）」、「書込みイネーブル（ＷＲ−ＥＮ）」入力
を持っている。アドレス解読器35は、フリップフロップ
30の設定とクリア入力に、レジスタ12を構成する残りの
各々のフリップフロップの設定とクリア入力に、それぞ
れ接続された「設定」と「クリア」の２つの入力を持っ
ている。アドレス解読器35の読取り出力は、フリップフ
ロップ30及びレジスタ12を構成する残りの全てのフリッ
プフロップの出力イネーブル（ＯＥ）入力に接続されて
いる。レジスタ12と関連したアドレスサイクル中及び読
取り操作が行われていることを示すプロセッサ（図示せ
ず）からの適切な信号が存在する間、出力イネーブルは
アサートされる。図３、４に示すように、フリップフロ
ップ30の選択入力は、アドレス25と関連したデータ27か
ら導出され、特にフリップフロップ30と関連したデータ
27の位置等価バイナリ表現から導出される。フリップフ
ロップ30とアドレス解読器35のクロック入力は、コンピ
ュータ内に分散されたシステムクロック信号から取って
いる。
クセスレジスタ12の実施を示すブロック図が示されてい
る。図４で、レジスタ12のフリップフロップ30は「ｎ番
目」のビットを格納する。フリップフロップ30は「設定
(SET)」、「クリア(CLR)」、「選択(SELECT)」、「クロ
ック(CLK)」の４つの入力を持っている。レジスタ12と
関連しているのが、アドレス解読器35である。アドレス
解読器35は既知の設計を持ち、既知の方法で実施される
ハードウエア解読器で、アドレス回線用の適切な入力並
びに有効な読取りないし書込み操作が進行中であること
を示す信号を受け取るために「読取りイネーブル（ＲＤ
−ＥＮ）」、「書込みイネーブル（ＷＲ−ＥＮ）」入力
を持っている。アドレス解読器35は、フリップフロップ
30の設定とクリア入力に、レジスタ12を構成する残りの
各々のフリップフロップの設定とクリア入力に、それぞ
れ接続された「設定」と「クリア」の２つの入力を持っ
ている。アドレス解読器35の読取り出力は、フリップフ
ロップ30及びレジスタ12を構成する残りの全てのフリッ
プフロップの出力イネーブル（ＯＥ）入力に接続されて
いる。レジスタ12と関連したアドレスサイクル中及び読
取り操作が行われていることを示すプロセッサ（図示せ
ず）からの適切な信号が存在する間、出力イネーブルは
アサートされる。図３、４に示すように、フリップフロ
ップ30の選択入力は、アドレス25と関連したデータ27か
ら導出され、特にフリップフロップ30と関連したデータ
27の位置等価バイナリ表現から導出される。フリップフ
ロップ30とアドレス解読器35のクロック入力は、コンピ
ュータ内に分散されたシステムクロック信号から取って
いる。
【００１２】作動の際は、アドレス回線上に表れるアド
レスはアドレス解読器35により制御されるレジスタ12と
対応するとアドレス解読器35が判定すると、アドレス解
読器35は、アドレス25と関連したデータ27により判定さ
れたように、個々の設定ないしクリア、読取りを行う。
図４に示すレジスタ12への特定の適用では、フリップフ
ロップ30への選択入力が図３に示すように解読されたそ
れぞれアドレスＡＤＤＲ４とＡＤＤＲ８と関連したデー
タ27内の「ｎ番目」の位置等価ビット28と22により起動
される。０からＮの全てのビットは、アドレスＡＤＤＲ
０と共に読取り命令が発せられたときに読み取られる。
先の節で説明したように、本発明で開示した設定ないし
クリア原子アクセスアーキテクチャは、本質的にその教
示にしたがって構成されたレジスタに対して「疑似レジ
スタ」機能を実施するものである。疑似レジスタは一般
に仮想的な非物理的記憶位置を指すことを想起すべきで
ある。疑似レジスタは、対象データを実際に格納する物
理的レジスタに対して割り当てられるアドレス以外のア
ドレスにより識別することが出来る。従ってハードウエ
ア内に物理的レジスタが１つしか存在しなくとも、物理
的レジスタはレジスタで複数の機能を果たすことを可能
にする複数のアドレスにより識別することが出来る。
レスはアドレス解読器35により制御されるレジスタ12と
対応するとアドレス解読器35が判定すると、アドレス解
読器35は、アドレス25と関連したデータ27により判定さ
れたように、個々の設定ないしクリア、読取りを行う。
図４に示すレジスタ12への特定の適用では、フリップフ
ロップ30への選択入力が図３に示すように解読されたそ
れぞれアドレスＡＤＤＲ４とＡＤＤＲ８と関連したデー
タ27内の「ｎ番目」の位置等価ビット28と22により起動
される。０からＮの全てのビットは、アドレスＡＤＤＲ
０と共に読取り命令が発せられたときに読み取られる。
先の節で説明したように、本発明で開示した設定ないし
クリア原子アクセスアーキテクチャは、本質的にその教
示にしたがって構成されたレジスタに対して「疑似レジ
スタ」機能を実施するものである。疑似レジスタは一般
に仮想的な非物理的記憶位置を指すことを想起すべきで
ある。疑似レジスタは、対象データを実際に格納する物
理的レジスタに対して割り当てられるアドレス以外のア
ドレスにより識別することが出来る。従ってハードウエ
ア内に物理的レジスタが１つしか存在しなくとも、物理
的レジスタはレジスタで複数の機能を果たすことを可能
にする複数のアドレスにより識別することが出来る。
【００１３】ここで図７によって、レジスタビットの読
取り、設定、クリアを制御するアドレス及び関連データ
の特定の例を説明する。図７には、読取り、書込みコマ
ンドと関連したアドレスとデータが示されている。更に
図７には、アドレスにより指示された特定レジスタ（図
示せず）の最終レジスタ内容が示されている。図７で例
示目的で、レジスタは４ビットレジスタと想定してい
る。図７で、４ビットレジスタの内容を構成するバイナ
リデータは、最初は１とゼロの任意の組合せである。レ
ジスタ内の全てのビット位置をクリアすることが最初に
望まれると想定する。レジスタのビットをクリアするた
め、オペレーティング・システムは図３に関して上記で
説明した書込み−クリア操作に割り当てられたアドレス
即ちＡＤＤＲ４を用いて、レジスタに書込みを行う。物
理的レジスタ内の特定のバイナリ位置をバイナリデータ
値の等価ビット位置に関連付ける本発明によれば、バイ
ナリ表現の位置等価ビットが論理１に設定されたとき、
特定ビットが選択される。従ってレジスタ内の全てのビ
ット位置をクリアするには、全ての４ビット位置を選択
する必要がある。全ての４ビットを選択するには、デー
タ表現の全ての位置等価バイナリビットを論理１に設定
する必要がある。４ビットレジスタに付いては、バイナ
リデータ表現は「１１１１」となる。バイナリ１１１１
は16進表記ではＦと等価である。従って４ビットレジス
タ内の全てのビット位置をクリアするには、制御プロセ
ッサにより実行される合成命令は、ＷＲＴ ＡＤＤＲ４
ＦＨとなる。
取り、設定、クリアを制御するアドレス及び関連データ
の特定の例を説明する。図７には、読取り、書込みコマ
ンドと関連したアドレスとデータが示されている。更に
図７には、アドレスにより指示された特定レジスタ（図
示せず）の最終レジスタ内容が示されている。図７で例
示目的で、レジスタは４ビットレジスタと想定してい
る。図７で、４ビットレジスタの内容を構成するバイナ
リデータは、最初は１とゼロの任意の組合せである。レ
ジスタ内の全てのビット位置をクリアすることが最初に
望まれると想定する。レジスタのビットをクリアするた
め、オペレーティング・システムは図３に関して上記で
説明した書込み−クリア操作に割り当てられたアドレス
即ちＡＤＤＲ４を用いて、レジスタに書込みを行う。物
理的レジスタ内の特定のバイナリ位置をバイナリデータ
値の等価ビット位置に関連付ける本発明によれば、バイ
ナリ表現の位置等価ビットが論理１に設定されたとき、
特定ビットが選択される。従ってレジスタ内の全てのビ
ット位置をクリアするには、全ての４ビット位置を選択
する必要がある。全ての４ビットを選択するには、デー
タ表現の全ての位置等価バイナリビットを論理１に設定
する必要がある。４ビットレジスタに付いては、バイナ
リデータ表現は「１１１１」となる。バイナリ１１１１
は16進表記ではＦと等価である。従って４ビットレジス
タ内の全てのビット位置をクリアするには、制御プロセ
ッサにより実行される合成命令は、ＷＲＴ ＡＤＤＲ４
ＦＨとなる。
【００１４】遂行する次の操作は、レジスタ内の特定ビ
ットを設定するものと想定する。更に設定するビットは
最上位ビットであると想定する。レジスタ内に最上位ビ
ットを設定するには、「１０００」のバイナリ表現が要
求される。図３と上記の説明から、設定コマンドと関連
したアドレスはアドレスＡＤＤＲ８となる。従ってレジ
スタの最上位ビットを設定する際、合成命令はＷＲＴ
ＡＤＤＲ８ ８Ｈとなる。更に次の操作は、レジスタ内
の下から２番目の最下位ビットを設定することであると
する。ここでも設定するアドレスはＡＤＤＲ８である。
下から２番目の最下位ビットを設定してアドレスＡＤＤ
Ｒ８と関連したデータは、「００１０」ないし２Ｈに等
しいデータとなる。従ってレジスタ内で下から２番目の
最下位ビットを設定する合成命令はＷＲＴ ＡＤＤＲ８
２Ｈとなる。ここでレジスタの内容は読取りであるとす
る。図３に示す上記の説明からの読取りアドレスはアド
レスＡＤＤＲ０である。注目すべきことに、オペレーテ
ィング・システムは読み取っているレジスタからデータ
を受け取ることを期待しているので、読取りコマンドと
関連したデータはない。従ってレジスタを読み取る命令
はＲＤ ＡＤＤＲ０となる。読取りコマンドを実行する
と、レジスタ内容が読取りを要求しているプロセッサの
読取り入力に表れる。次に最上位ビットをクリアすると
する。従って最上位ビットを選択する書込み−クリアア
ドレスＡＤＤＲ４が実行される。最上位ビットは、４番
目のビット位置、即ちバイナリ１０００を選択するデー
タを書き込むことにより達成される。従って最上位ビッ
トをクリアする合成命令はＷＲＴＡＤＤＲ４ ８Ｈとな
る。最後にレジスタの内容を再び読み取ることが望まれ
る。上述のように、読取りコマンドはアドレスＡＤＤＲ
０と関連したデータを必要としない。従って合成命令は
ＲＤ ＡＤＤＲ０となる。上記の例にしたがって実行さ
れた各々の命令に付いて、図４は、各々の操作ステップ
に続いてレジスタの最終内容を示している。
ットを設定するものと想定する。更に設定するビットは
最上位ビットであると想定する。レジスタ内に最上位ビ
ットを設定するには、「１０００」のバイナリ表現が要
求される。図３と上記の説明から、設定コマンドと関連
したアドレスはアドレスＡＤＤＲ８となる。従ってレジ
スタの最上位ビットを設定する際、合成命令はＷＲＴ
ＡＤＤＲ８ ８Ｈとなる。更に次の操作は、レジスタ内
の下から２番目の最下位ビットを設定することであると
する。ここでも設定するアドレスはＡＤＤＲ８である。
下から２番目の最下位ビットを設定してアドレスＡＤＤ
Ｒ８と関連したデータは、「００１０」ないし２Ｈに等
しいデータとなる。従ってレジスタ内で下から２番目の
最下位ビットを設定する合成命令はＷＲＴ ＡＤＤＲ８
２Ｈとなる。ここでレジスタの内容は読取りであるとす
る。図３に示す上記の説明からの読取りアドレスはアド
レスＡＤＤＲ０である。注目すべきことに、オペレーテ
ィング・システムは読み取っているレジスタからデータ
を受け取ることを期待しているので、読取りコマンドと
関連したデータはない。従ってレジスタを読み取る命令
はＲＤ ＡＤＤＲ０となる。読取りコマンドを実行する
と、レジスタ内容が読取りを要求しているプロセッサの
読取り入力に表れる。次に最上位ビットをクリアすると
する。従って最上位ビットを選択する書込み−クリアア
ドレスＡＤＤＲ４が実行される。最上位ビットは、４番
目のビット位置、即ちバイナリ１０００を選択するデー
タを書き込むことにより達成される。従って最上位ビッ
トをクリアする合成命令はＷＲＴＡＤＤＲ４ ８Ｈとな
る。最後にレジスタの内容を再び読み取ることが望まれ
る。上述のように、読取りコマンドはアドレスＡＤＤＲ
０と関連したデータを必要としない。従って合成命令は
ＲＤ ＡＤＤＲ０となる。上記の例にしたがって実行さ
れた各々の命令に付いて、図４は、各々の操作ステップ
に続いてレジスタの最終内容を示している。
【００１５】先の節で説明したように、本発明の主要な
属性は、多重ステップ命令サイクル中に、意図しないプ
ロセッサによるレジスタへの意図しないアクセスを避け
ることが出来るということである。従って、多重プロセ
ッサ・コンピュータシステムで多重プロセッサにより共
用されるレジスタ内にプロセッサで格納されるデータと
そのようなプロセッサとの間のコヒーレンスが維持され
る。機能的に、物理的レジスタ10及び11を指し示すアド
レス25と26の１つを選択することで、それぞれレジスタ
10、11内での活動が決定される。即ちレジスタ10と関連
した全てのアドレス25はレジスタ10でしか作動しないの
で、特定プロセッサのためにレジスタ10内で格納された
データのコヒーレンスは確保される。レジスタ10は解読
したときにプロセッサをレジスタ10に結び付けるアドレ
スを実行するプロセッサによってしかアクセスされな
い。機能の独自性はアドレス26によりレジスタ11で相似
的に得ることが出来る。従って一意的なレジスタアドレ
スは、従来技術で遭遇したコヒーレンス問題を回避しつ
つ、多重プロセッサによりアクセス出来るレジスタの十
分な選択を提供する。
属性は、多重ステップ命令サイクル中に、意図しないプ
ロセッサによるレジスタへの意図しないアクセスを避け
ることが出来るということである。従って、多重プロセ
ッサ・コンピュータシステムで多重プロセッサにより共
用されるレジスタ内にプロセッサで格納されるデータと
そのようなプロセッサとの間のコヒーレンスが維持され
る。機能的に、物理的レジスタ10及び11を指し示すアド
レス25と26の１つを選択することで、それぞれレジスタ
10、11内での活動が決定される。即ちレジスタ10と関連
した全てのアドレス25はレジスタ10でしか作動しないの
で、特定プロセッサのためにレジスタ10内で格納された
データのコヒーレンスは確保される。レジスタ10は解読
したときにプロセッサをレジスタ10に結び付けるアドレ
スを実行するプロセッサによってしかアクセスされな
い。機能の独自性はアドレス26によりレジスタ11で相似
的に得ることが出来る。従って一意的なレジスタアドレ
スは、従来技術で遭遇したコヒーレンス問題を回避しつ
つ、多重プロセッサによりアクセス出来るレジスタの十
分な選択を提供する。
【００１６】本発明の他の重要な属性は、レジスタ内の
個々のビットは、多重ステップの読取り・修正・書込み
サイクルを必要とせずに、原子的に設定ないしクリア出
来るということである。本発明は位置等価バイナリデー
タ・パターンの個々のビットを設定ないしクリアする物
理的レジスタの実際のビットのマスクとして用いる。マ
スタとマスタにより格納されたデータの間のデータコヒ
ーレンスを維持するための厄介なコードスペースや時間
集中的ソフトウエア・インタロック方式の必要性はそれ
により取り除かれる。
個々のビットは、多重ステップの読取り・修正・書込み
サイクルを必要とせずに、原子的に設定ないしクリア出
来るということである。本発明は位置等価バイナリデー
タ・パターンの個々のビットを設定ないしクリアする物
理的レジスタの実際のビットのマスクとして用いる。マ
スタとマスタにより格納されたデータの間のデータコヒ
ーレンスを維持するための厄介なコードスペースや時間
集中的ソフトウエア・インタロック方式の必要性はそれ
により取り除かれる。
【００１７】当業者には、読取り命令は、書込み−設定
アドレスないし書込み−クリア・アドレスをプロセッサ
により発せられる適切な読取り可能信号と共に用いるこ
とにより実施できることが理解されよう。第１の実施例
のように３つの別々のアドレスを用いて読み取るか、ど
ちらかの書込みアドレスを用いて読み取るかは、完全に
設計者の自由裁量による。以前の第１世代（即ち４ビッ
ト）プロセッサでは、アドレススペースは限定され、大
きな値の全てのアドレスもそうであった。最近の32ビッ
ト及びそれ以上のプロセッサでは、アドレススペースは
一般的に装置に対してブロックで割り当てられ、それは
予期される離散アドレスの数をはるかに越えている。従
って２アドレス原子アクセス・レジスタを構築するか、
３アドレス原子アドレス・レジスタを構成するかは、全
く設計者の好みの問題である。２アドレス実施に対して
３アドレス実施を選択することはもちろん、アドレス解
読器の設計に影響を与える。ここで図８を参照すると、
レジスタへの原子アクセスの本発明の第２の実施例が示
されている。図８で、レジスタ40は上記のように構築さ
れた複数ビットレジスタである。単一のアドレス45はレ
ジスタ40のみを指し示す。アドレス45と関連しているの
は、そのバイナリ等価性がレジスタ40内の個々のビット
41を設定ないしクリアするマスクを提供するデータ47で
ある。この第２の実施例では、レジスタ40の単一ビット
42は、操作が設定ないしクリア命令なのかを示すフラッ
グとして示される。このフラッグ機能を果たすビットは
レジスタ40内に含まれる任意のビットでもよい。残りの
ビットはデータを通常の方法で格納する。図８に示すよ
うに、第２の実施例では最上位ビット42がフラッグとし
て用いられ、１は操作はビットを設定し、０はビットを
クリアすることを示す。従ってこの第２の実施例にした
がって原子アクセス・レジスタを実施すると、先の実施
例よりも１ビット少なく設定ないしクリアすることにな
る。即ちＮビットで形成された原子アクセスレジスタで
は、第１ないし第２の実施例の原子アクセスレジスタは
Ｎビットを設定ないしクリアするのに対して、第２の実
施例はレジスタのＮ−１ビットを設定ないしクリアす
る。論理１に等しいアドレス命令と関連したデータ47の
バイナリ等価の最上位ビット48でのレジスタ40への書込
みコマンドにより、データ47のバイナリ等価の残りのビ
ットはレジスタ40内に含まれた個々のビット41を設定す
るビット・マスクとして割り込まれることになる。他
方、書込み命令で発せられたデータ47のバイナリ等価の
最上位ビット42が論理０であれば、バイナリ等価の残り
のビットは、レジスタ40の個々のビットをクリアするビ
ットマスクとして割り込まれることになる。第２の実施
例では、最上位ビット42の状態は読取り操作では無意味
である。
アドレスないし書込み−クリア・アドレスをプロセッサ
により発せられる適切な読取り可能信号と共に用いるこ
とにより実施できることが理解されよう。第１の実施例
のように３つの別々のアドレスを用いて読み取るか、ど
ちらかの書込みアドレスを用いて読み取るかは、完全に
設計者の自由裁量による。以前の第１世代（即ち４ビッ
ト）プロセッサでは、アドレススペースは限定され、大
きな値の全てのアドレスもそうであった。最近の32ビッ
ト及びそれ以上のプロセッサでは、アドレススペースは
一般的に装置に対してブロックで割り当てられ、それは
予期される離散アドレスの数をはるかに越えている。従
って２アドレス原子アクセス・レジスタを構築するか、
３アドレス原子アドレス・レジスタを構成するかは、全
く設計者の好みの問題である。２アドレス実施に対して
３アドレス実施を選択することはもちろん、アドレス解
読器の設計に影響を与える。ここで図８を参照すると、
レジスタへの原子アクセスの本発明の第２の実施例が示
されている。図８で、レジスタ40は上記のように構築さ
れた複数ビットレジスタである。単一のアドレス45はレ
ジスタ40のみを指し示す。アドレス45と関連しているの
は、そのバイナリ等価性がレジスタ40内の個々のビット
41を設定ないしクリアするマスクを提供するデータ47で
ある。この第２の実施例では、レジスタ40の単一ビット
42は、操作が設定ないしクリア命令なのかを示すフラッ
グとして示される。このフラッグ機能を果たすビットは
レジスタ40内に含まれる任意のビットでもよい。残りの
ビットはデータを通常の方法で格納する。図８に示すよ
うに、第２の実施例では最上位ビット42がフラッグとし
て用いられ、１は操作はビットを設定し、０はビットを
クリアすることを示す。従ってこの第２の実施例にした
がって原子アクセス・レジスタを実施すると、先の実施
例よりも１ビット少なく設定ないしクリアすることにな
る。即ちＮビットで形成された原子アクセスレジスタで
は、第１ないし第２の実施例の原子アクセスレジスタは
Ｎビットを設定ないしクリアするのに対して、第２の実
施例はレジスタのＮ−１ビットを設定ないしクリアす
る。論理１に等しいアドレス命令と関連したデータ47の
バイナリ等価の最上位ビット48でのレジスタ40への書込
みコマンドにより、データ47のバイナリ等価の残りのビ
ットはレジスタ40内に含まれた個々のビット41を設定す
るビット・マスクとして割り込まれることになる。他
方、書込み命令で発せられたデータ47のバイナリ等価の
最上位ビット42が論理０であれば、バイナリ等価の残り
のビットは、レジスタ40の個々のビットをクリアするビ
ットマスクとして割り込まれることになる。第２の実施
例では、最上位ビット42の状態は読取り操作では無意味
である。
【図面の簡単な説明】
【図１】複数マスタ環境がオーバーライトあるいはレジ
スタの意図しない修正を生じることのある従来技術で遭
遇するコヒーレンス問題を例示する。
スタの意図しない修正を生じることのある従来技術で遭
遇するコヒーレンス問題を例示する。
【図２】図１に示すコヒーレンス問題に対する従来技術
の解決法を示し、ソフトウエア相互排他ロックにより他
のマスタによりアクセスされている特定レジスタへのマ
スタのアクセスを防ぐ。
の解決法を示し、ソフトウエア相互排他ロックにより他
のマスタによりアクセスされている特定レジスタへのマ
スタのアクセスを防ぐ。
【図３】３つの別々のアドレスを各々の物理的原子的ア
クセス・レジスタに割り当て、各々のアドレスは関連ビ
ットマスクを担持する本発明の実施例を示す。
クセス・レジスタに割り当て、各々のアドレスは関連ビ
ットマスクを担持する本発明の実施例を示す。
【図４】原子的アクセスレジスタ内のフリップフロック
の設定、クリア、読取りアドレス選択回線を例示する。
の設定、クリア、読取りアドレス選択回線を例示する。
【図５】本発明の実施例で用いられるアドレス解読器の
論理表である。
論理表である。
【図６】原子的アクセスレジスタを含むフリップフロッ
プの論理表である。
プの論理表である。
【図７】読取り、書込み操作に付いてレジスタへの原子
的アクセス例を例示する。
的アクセス例を例示する。
【図８】本発明の第２の実施例を例示し、単一アドレス
が各々の物理的、原子アクセス・レジスタに割り当てら
れるが、原子的機能は関連ビットマスクの単一ビットに
より制御される。
が各々の物理的、原子アクセス・レジスタに割り当てら
れるが、原子的機能は関連ビットマスクの単一ビットに
より制御される。
１０、１１・・・レジスタ、２５、２６・・・アドレ
ス、２７・・・データ、２８・・・位置等価ビット。
ス、２７・・・データ、２８・・・位置等価ビット。
フロントページの続き
(56)参考文献 特開 平２−116951（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/177
G06F 12/00
G06F 9/30
Claims (3)
- 【請求項１】 バスに接続された複数のプロセッサを有
するコンピュータシステムにおける原子アクセス制御レ
ジスタ装置であって、前記バスに接続されて複数のビットを格納する複数の制
御レジスタを含むレジスタ手段を備え、前記複数の制御
レジスタのそれぞれで複数の機能が行われ、前記複数の
制御レジスタのそれぞれが複数のアドレスで特定され、
それらの複数のアドレスのそれぞれによって、特定の制
御レジスタと、その特定の制御レジスタで行われる特定
の機能とが選択されるものであり ；前記バスおよび前記レジスタ手段に接続されて前記制御
レジスタに格納されたビットにアクセスするアドレス手
段を備え ；前記アドレス手段は、特定のプロセッサから発生された
アドレス命令を受け、そのアドレス命令には前記複数の
アドレスのうちの１つとデータ値とが含まれており ；前記アドレス手段は、前記特定のプロセッサを特定の制
御レジスタに接続し、前記特定の制御レジスタ中の特定
のビットにアクセスしてそれらの特定のビットについて
特定の機能が行われるようになし、前記特定の制御レジ
スタおよび前記特定の機能は、前記複数のアドレスのう
ちの前記１つによって決定され、前記特定の制御レジス
タ中の前記特定のビットは、前記アドレス命令中の前記
データ値によって決定されるように構成されている 、ことを特徴とする 原子アクセス制御レジスタ装置。 - 【請求項２】 バスに接続された複数のプロセッサを有
するコンピュータシステムにおける原子アクセス制御レ
ジスタ装置であって、前記バスに接続されて複数のビットを格納する複数の制
御レジスタを含むレジスタ手段を備え、それらの制御レ
ジスタのそれぞれは 複数の記憶位置を有して複数のビッ
トを格納するものであり、前記複数の制御レジスタのそ
れぞれで複数の機能が行われ、前記複数の制御レジスタ
のそれぞれが複数のアドレスで特定され、それらの複数
のアドレスのそれぞれによって、特定の制御レジスタ
と、その特定の制御レジスタで行われる特定の機能とが
選択されるものであり； 前記バスと前記レジスタ手段とに接続され、前記制御レ
ジスタ内に格納された前記ビットにアクセスするアドレ
ス解読手段を含むアドレス手段を備え； 前記アドレス手段は、特定のプロセッサからアドレス命
令が発生されるとそのアドレス命令を受け、そのアドレ
ス命令には 、前記複数のアドレスのうちの１つと、ビッ
トマスクを構成する、記憶位置等価バイナリデータ表現
を有するデータ値とが含まれており； 前記アドレス解読手段は、前記複数のアドレスのうちの
前記１つを解読し、前記特定のプロセッサを当該アドレ
スで指定された特定の制御レジスタに接続し；前記アドレス手段は、前記特定の制御レジスタ中の特定
のビットにアクセスしてそれらの特定のビットについて
特定の機能が行われるようになし、前記特定の機能は、
前記複数のアドレスのうちの前記１つによって決定さ
れ、前記特定の制御レジスタ中の前記特定のビットは、
前記アドレス命令中の前記データ値の前記記憶位置等価
バイナリデータ表現により構成されたビットマスクに従
って決定されるように構成されている、ことを特徴とする 原子アクセス制御レジスタ装置。 - 【請求項３】 バスに接続された複数のプロセッサを有
するコンピュータシステムにおいて原子アクセス制御を
行う方法であって： 複数のビットを格納する複数の制御レジスタを含むレジ
スタ手段にして、前記複数の制御レジスタのそれぞれで
は複数の機能が行われ得るようにした、レジスタ手段を
準備するステップを備え、前記複数の制御レジスタのそれぞれに対して複数のアド
レスを割り当てるステップを備え、それらの複数のアド
レスのそれぞれによって、特定の制御レジスタと、その
特定の制御レジスタで行われる特定の機能との選択が可
能とされ ； 前記制御レジスタ内に格納されているビットにアクセス
するアドレス手段を準備するステップを備え；このアドレス手段に、前記複数のアドレスのうちの１つ
とデータ値とが含まれているアドレス命令を与えるステ
ップを備え ；前記アドレス手段を用い、前記アドレス命令を発生した
特定のプロセッサを、特定の制御レジスタに接続し、そ
の特定の制御レジスタ中の特定のビットのみについて特
定の機能が行われるようにするステップを備え、前記特
定の制御レジス タおよび前記特定の機能はアドレスによ
って決定され、前記特定のビットは、前記アドレス命令
中の前記データ値によって決定されるように構成されて
いる 、ことを特徴とする原子アクセス制御を行う方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US767122 | 1991-09-27 | ||
| US07/767,122 US5287503A (en) | 1991-09-27 | 1991-09-27 | System having control registers coupled to a bus whereby addresses on the bus select a control register and a function to be performed on the control register |
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| Publication Number | Publication Date |
|---|---|
| JPH05324572A JPH05324572A (ja) | 1993-12-07 |
| JP3381733B2 true JP3381733B2 (ja) | 2003-03-04 |
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|---|---|
| US (1) | US5287503A (ja) |
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| JP (1) | JP3381733B2 (ja) |
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