JPS6037477B2

JPS6037477B2 - デイスプレイ装置

Info

Publication number: JPS6037477B2
Application number: JP51063500A
Authority: JP
Inventors: 長晴浜田; 将弘岩村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-06-02
Filing date: 1976-06-02
Publication date: 1985-08-26
Also published as: DE2724094A1; DE2724094B2; US4149264A; JPS52147026A

Description

【発明の詳細な説明】本発明は、ディスプレイ装置に係り、特に任意にタイミ
ングを設定できる機能を有するディスプレイ装置に関す
る。

第１図に一般的なディスプレイ装置の概略構成を示す。

すなわち、ディスプレイ装置は、電子計算機やキーボー
ドなどの外部情報源（図示されていない）とのデータの
授受を制御する入出力制御部１００、１画面分の表示デ
ータを保持するりフレッシュメモリ２００、表示データ
に応じた映像信号を発生する映像制御部３００、映像信
号を可視像に変換表示する表示部４００および各部の動
作タイミングを制御するタイミング制御部５００からな
っている。このようなディスプレイ装置の機能を左右す
るのは入出力制御部１００および映像制御部３００の制
御機能であり、その高機能化、インテリジェント化にと
もなって制御部のハード量が増加し製品価格に悪影響を
およ‘ましつつある。

このような問題に対するひとつの解決策としてマイクロ
プログラム制御を採用し、制御部分の汎用化とハード量
の削減をはかりコストパフオーマンスを向上させことが
提案されている。第２図に、このようなマイクロプログ
ラム制御方式を採用したディスプレイ装置の構成例を示
す。

すなわち、入出力制御部のデータハンドリングの中枢と
してマイクロプロセッサー３０を設け、その動作をマイ
クロプログラムメモリ１４川こよって制御するものであ
る。

マイクロプロセッサ１３０のアドレスバス１３１および
データバス１３２によってマイクロプロセッサ１３０と
回線接続部１１０および１／０接続部１２０が接続され
ている。回線接続部１１０は通信回線あるいは専用チャ
ネル（いずれも図示されていない）を介して入出力ライ
ン１０１を通して計算機とデータをやりとりする。１／
０接続部１２０は、キーボード、プリンタ、ライトベン
などの各１／０アダプタ（図示されていない）を介して
線１０１′を通しそれぞれの１／０機器とのデータのう
けわたしをつかさどる。これらの動作に必要なタイミン
グ制御信号は線５０１を介してタイミング制御部５００
から供給される。

このような構成例において、回線接続部１１０、１／０
接続部１２０、マイクロプロセッサ１３０、マイクロプ
ログラムメモリ１４０、およびリフレツシュメモリ２０
川ますでに多くのＩＣ〆ーカから汎用的なＬＳＩを供給
可能な状態となっており、これによってディスプレイ装
置のハード量削減、信頼性の向上、価格の低減などがは
かられている。

しかし、映像制御部３００およびタイミング制御部５０
０は、動作速度が速い汎用的な仕様が決定いこくいなど
の理由でいまだにディスクリートなＩＣ回路で構成され
ており、ディスプレィ装置全体に対するハード量の比率
が非常に高くなってきている。特に、タイミング制御部
５００はディスプレイ装置の応用分野によって使用する
ピュアの偏向周波数、１行あたりの表示文字数、１画面
あたりの表示行数、１文字を構成する縦、横のドット数
などが異なるため、その都度設計、製作する必要があり
、生産管理上も大きな問題となっている。

第３図に従釆のタイミング制御部５００の一般的な構成
例を示す。すなわち、タイミング制御部５０川ま、表示
の最小単位であるドットタイミングを規定する基本クロ
ック発生回路５１０、１文字および文字間隔のドットタ
イミングを規定するドットカウンタ５２０とドットデコ
ーダ５２１、１ラスタ上の水平の文字位置を規定するキ
ャラクタカウンタ５３０とキヤラクタデコーダ５３１、
１行を構成するラスタ数を規定するラスタカウンタ５４
０とラスタデコーダ５４１、１画面を構成する垂直方向
の行位置を規定するラインカウンタ５５０とラインデコ
ーダ５５１、およびリフレツシュメモリ２００へ表示用
アドレスを供給するアドレス変換回路５６０からなって
いる。このほかマイクロプロセッサ１３０や回線接続部
１１０、１／０接続部１２０などに対しそれぞれ個有の
制御タイミング５０１を供給する必要があるが、それら
は上述のタイミング系の出力５０３を用いて容易に作れ
る場合が多いので省略する。基本クロック発生回路５１
０は、ドットの最小単位を規定するもので、標準テレビ
方式のピュアを使用する場合は１行あたり４０文字表示
に対し１２仇Ｂ／ｄｏｔ前後、８０文字表示に対し６仇
Ｓ／ｄｏｔ前後の基本クロックを発生する。

ドットカウンタ５２川さ、基本クロック発生回路５１０
のドット単位の基本クロツクをトリガ端子Ｔに受け、１
文字を構成するドット数に応じて１文字表示タイミング
を作るためカウントタウンする１／ｋのカゥンタである
。

１文字が５×７ドットで構成される場合はｋ＝７または
８、７×９ドットで構成される場合はｋ＝１２または１
３が多い。

ドットカウンタ５２０の出力Ｑはドットデコーダ５２１
のデータ入力端子Ｄに援銃され該デコーダ５２１によっ
てデコードされ、必要なドットタイミング０，を出力す
ると同時に１／ｋを規定する数ｋを出力０２に出力する
。ｋ出力０２はドツトカウンタ５２０のリセット端子Ｒ
に接続され、該ドットカウンタ５２０が１／ｋで動作す
るよう規定する。キヤラクタカウンタ５３０は、ドット
カウンタ５２０のリセット端子Ｒと同じ信号をトリガ端
子Ｔに受け１文字表示タイミング毎の１個の文字位置を
カウントする１／１のカウンタである。

１は４０文字表示の場合６疎前後８０文字表示の場合１
１０前後にとられている。

キャラクタカウンタ５３０の出力Ｑはキャラクタデコー
ダ５３１のデータ入力端子Ｄに接続され、該キャラクタ
デコーダ５３１によってデコードされ、水平同期信号出
力○，、水平表示文字位置信号０２、およびキャラクタ
カウンタ５３０の１／１動作を規定する１信号０３を出
力する。該１信号０３はキャラクタカウンタ５３０のリ
セット端子Ｒに接続され、該キャラクタカウンタ５３０
が１／１で動作するよう規定する。ラスタカウンタ５４
０は、キヤラクタカウンタ５３０のリセット様子Ｒと同
じ信号をトリガ端子Ｔに受け１行を構成するｍ本のラス
タをカウントする１／ｍのカウンタである。

ｍは５×７ドットの場合１２前後７×９ドットの場合１
６前後である。ラスタカウンタ５４０の出力Ｑはラスタ
デコーダ５４１のデータ入力端子Ｄに接続され、該ラス
タデコーダ５４１によってデココードされ、映像制御部
３００の文字あるいは画素発生回路（図示されていない
）をアクセスするためのラスタアドレス出力○，および
ラスタカワンタ５４０の１／ｍ動作を規定するｍ信号０
２を出力する。該ｍ信号０２はラスタカウンタ５４０の
リセット端子Ｒに接続され、該ラスタカウンタ５４０が
１／ｍで動作するよう規定する。ラインカウンタ５５０
は、ラスタカワンタ５４０のリセツト端子Ｒと同じ信号
をトリガ端子Ｔに受け、１画面を構成するｎ行のライン
をカウントする１／ｎのカゥンタである。

ｎは１畝；表示の場合２町前後、２４行表示の場合２頚
杭後である。ラインカウンタ５５０の出力Ｑはラインデ
コーダ５５１のデータ入力端子に接続され、該ラインデ
コーダ５５１によってデコードされ、垂直同期信号出力
０．、垂直表示行位置信号０２およびラインカウンタ
５５０の１／ｎ動作を規定するｎ信号０３出力する。該
ｎ信号０３はラインカウンタ５５０のリセット端子Ｒ‘
こ接続され、該ラインカゥンタ５０が１／ｎで動作する
よう規定する。アドレス変換回路５６川ま、キャラクタ
カゥンタ５３０の出力Ｑが入力端子Ａに、ラインカウン
タ５５０の出力Ｑが入力端子Ｂに接続されおり、両カゥ
ンタの出力に応じて連続的にリフレッシュメモリ２００
のアドレッシングが可能なようにアドレス変換を行う。

例えば１行４正字表示の場合はＺこＡ十４０×Ｂ、８０
字表示の場合はＺ＝Ａ＋８０×Ｂとなる。以上述べたよ
うに、タイミング制御回路５００の各カゥンタやデコー
ダは使用するピュアの偏向周波数、１行あたりの表示文
字数、１画面あたりの表示行数、１文字のドット構成な
どによって前述のｋ，１，ｍ，ｎの値およびデコード内
容が異なりまた、アドレス変換回路の変換論理も異なる
ことになり、回路の汎用化を阻外し、設計や生産の工数
を大幅にふやしている。

本発明の目的は、汎用的なタイミング制御部を提供する
ことによって、従来のような問題点を解消することにあ
る。

タイミング制御回路の変数をプログラマブルにし、個々
の変数を保持するレジスタ群とタイミングとの一致を検
出する一致検出回路群とを設け、マイクロプロセッサの
イニシアルロードルーチンによって変数値をセット可能
な構成にした。

第４図に本発明によるプログラマブルタィミング制御部
６００を有するディスプレイ装置の一実施例を示す。第
２図と同じ番号の構成ブロックは第２図の場合と同じよ
うに動作する。第４図に示すようにプログラマブルタィ
ミング制御部６００はアドレスバス１３１およびデータ
バス１３２によつてマイクロプロセッサ１３０に接続こ
れ、該マイクロプロセッサの制御指令によって動作し得
るようになっている。

すなわち、このディスプレイ装置の電源が投入されると
、マイクロプロセッサ１３０のイニシアル起動ルーチン
が動作し、その一部として、プログラマブルタィミング
制御部６００の動作信号をロードするよう動作させるこ
とができる。第５図に本発明によるプログラマブルタィ
ミング制御部６００のプログラマブルな部分の一実施例
を示す。

本実施例ではプログラマブルな変数として第３図の従来
例で説明した水平くり返し周波数を規定するキャラクタ
カウント数１、１行あたりラスタ数ｍ、垂直くり返し周
波数を規定するラインカウント数ｎのほかに、水平同期
信号の発生タイミング、水平表示位置の規定や垂直同期
信号の発生タイミング、垂直表示位置の規定などを設定
できるようにしている。ドットカウント数ｋも当然プロ
グラマブルとなし得るが、本実施例では後述のようにＢ
Ｉ化した場合のＭＯＳの動作速度を考慮し、あえてプロ
グラムの対象から除外した。すなわち、プログラマブル
タィミング制御部６００は、ドットカウンタ５２０（図
示されていない）のりセット端子Ｒに接続されている１
／ｋを規定する１文字単位のクロック信号５２２をカウ
ントするキヤラクタカウンタ５３０、キヤラクタカゥン
タ５３０のリセット端子Ｒに接続されている１／１を規
定する１水平周期単位のク。

ツク信号をカウントするラスタカウンタ５４０、および
ラスタカゥンタ５４０のリセット端子Ｒに接続されてい
る１／ｍを規定する１行単位のクロツク信号をカウント
するラインカウンタ５５０を中心に、水平同期位置指定
レジスタ６３１、キヤラクタカウン夕制御レジスタ６３
２、水平表示キヤラク夕指定レジス夕６３３、ラスタカ
ゥンタ制御レジス夕６４１、垂直同期位置指定レジスタ
６５１、ラインカウンタ制御レジスタ６５２、垂直表示
ライン指定レジスタ６５３の７個のプログラマブルな制
御レジスタ群、これらの制御レジスタ群に対応した水平
同期検出回路６３４、キヤラクタＩＪセット検出回路６
３６、水平表示位置検出回路６３６、ラスタリセット検
出回路６４２、垂直同期検出回路６５４、ラインリセッ
ト検出回路６５５、垂直表示位置検出回路６５５の７個
の一致検出回路群、水平および垂直の表示位置を規定す
るための水平表示制御フリップフロップ６３７、垂直表
示制御フリップフロップ６５７の２個の表示制御フリッ
プフロップと表示位置制御ゲート６５８、表示アドレス
指定のためのアドレス変換用の表示アドレス補正レジス
タ６６１、表示アドレスカウン夕６６２およびこれらの
制御ゲートである表示アドレス補正制御ゲート６６３、
表示アドレスカウント制御ゲート６６４、および上述の
制御レジスタ群のなかのひとつを選択する制御レジスタ
アドレスデコーダ６７０とからなっている。制御レジス
タ群の各制御レジスタ６３１〜６３３，６４１，６５１
〜６５３のデータ入力端子Ｄにはデータバス１３２が接
続され、トリガ端子Ｔには制御レジスタアドレスデコー
ダ６７０１こよってデコードされたレジスタ指定信号０
，〜０７がそれぞれ接続されている。制御レジスタアド
レスデコ−ター・６７０のデータ入力端子にはアドレス
バス１３１が接続され、その指示によって制御レジスタ
を選択し得るようになっている。また制御レジスタアド
レスデコーダ６７０のデコード出力確定を意味ずけるた
めストローブ端子ＳＴＢにマイクロプロセッサの動作タ
イミングに応じたストロブ信号が付勢される。一致検出
回路群の各一致検出回路６３４〜６３６，６４２，６５
４〜６５６はそれぞれのカウンタの出力Ｑを入力端Ａに
接続され、それぞれの制御レジスタの出力ＱをＢ側に接
続され、両入力端の信号が一致しＡ；Ｂとなったとき一
致出力Ｃを付勢するよう構成されている。

この結果、水平同期位置検出回路６３４は水平同期位置
指定レジスタ６３１で指定された表示文字タイミングで
キヤラクタカウンタ５３０との一致がとれ、出力端子Ｃ
に垂平同期信号を発生し、キャラクタリセット検出回路
６３５はキャラクタ制御レジスタ６３２で指定された表
示文字タイミングでキャラクタカウンタ５３０との一致
がとれ、出力端子Ｃにキャラクタカウンタリセット信号
を発生し、水平表示位置検出回路６３６は水平表示キャ
ラクタ指定レジスタ６３３で指定された表示文字タイミ
ングでキャラクタカウンタ５３０とのの一致がとれ、出
力端子Ｃに水平表示位置リセット信号を発生する。

ラスタリセット検出回路６４２はキヤラクタカウンタ制
御レジスタ６４１で指定されたラスタタィミングでラス
タカウンタ５４０との一致がとれ、その出力端子Ｃにラ
スタカゥンタリセット信号を発生する。また、垂直同期
検出回路６５４は垂直同期位置指定レジスタ６５１で指
定された表示ラインタイミングでラインカゥンタ５５０
との一致がとれ出力端子Ｃに垂直同期信号を発生し、ラ
インリセット検出回路６５５はラインカウンタ制御レジ
スタ６５２で指定された表示ラインタイミングでライン
カウンタ５５０との一致がとれ出力端子Ｃにラインカゥ
ンタリセット信号を発生し、垂直表示位置検出回路６５
６は垂直表示ライン指定レジスタ６５３で指定された表
示ラインタイミングでラインカウンタ５５０との一致が
とれ出力端子Ｃに垂直表示位直１」セット信号を発生す
る。水平表示制御フリップフロップ６３７はキャラクタ
カウンタ５３０のリセットタイミングでセットされ、水
平表示位置検出回路６３６の出力、水平表示位置リセッ
ト信号でリセットされる。すなわちキャラクタカウンタ
５３０の「０文字位鷹」から「１行表示文字数−１文字
位贋」までの１行表示の有効水平アドレス範囲を規定す
る。垂直表示制御フリツプフロツプ６５７はラインカウ
ンタ５５０のリセツトタイミングでセットされ、垂直表
示位置検出回路６５６の出力、垂直表示位置リセット信
号でリセットされる。すなわちラインカゥンタ５５０の
「０行表示位置」から「１画面表示行数−１行位置」ま
での１画面表示の有効垂直アドレス範囲を規定する。表
示位置制御ゲート６５８は２入力のァンドゲートでであ
り、それぞれの入力端に水平表示制御フリップフロップ
６３７および垂直表示制御フリップフロップ６５７の肯
定側出力端子Ｑが接続されている。

したがって、表示位置制御ゲート６５８の出力は、１画
面上の水平および垂直の有効表示エリアを規定すること
になる。水平同期信号、垂直同期信号、水平垂直有効表
示エリア信号およびラスタカウンタ５４０の出力である
ラスタカウント信号は信号線６０３として映像制御回路
へ導かれ、従来例で述べた信号線５０３と同様の動作を
規定する。

表示アドレス補正レジスタ６６１のデータ入力端子Ｄは
表示アドレスカウンタ６６２の出力Ｑが接続され、リセ
ット端子Ｒにはラインカウンタ５５０のリセット信号が
接続されている。

またトリガ端子Ｔには３入力のアンドゲート表示アドレ
ス補正制御ゲート６６３の出力が接続されている。表示
アドレス補正制御ゲート６６３のひとつの入力端子には
キヤラクタカウンタ５３０のリセット信号が、他のひと
つの入力端子には表示位置制御フリッ‐プフロップ６５
７の肯定側出力Ｑが、さらに残りのひとつの入力端子に
はラスタカウンタ５４０のリセット信号が接続されてい
る。したがって表示アドレス補正レジスタ６６１は、ラ
インカゥンタ５５０がリセットされるすなわち第０行目
の表示が開始する直前にリセットされ、以後は垂直方向
の有効表示エリア内にある期間は１行表示が終了するご
とに表示アドレスカウンタ６６２の出力Ｑを保持するこ
とになる。表示アドレスカウンタ６６２のデータ入力端
子Ｄは表示アドレス補正レジスタ６６１の出力Ｑに接続
され、カウントトリガ端子Ｔは表示アドレスカウント制
御ゲート６６４の出力に薮競されている。

また並列入力端子ＬＤにはキャラクタカウンタ５３０の
リセット信号が接続されている。表示アドレスカウント
制御ゲート６６４は２入力のアンドゲートであり、その
ひとつの入力端子には水平表示制御フリップフロップ６
３７の肯定側出力Ｑが、他のひとつの入力端子には表示
文字単位のキャラクタタィミング５２２が接続されてい
る。したがって表示アドレスカゥンタ６６２は、１ラス
タ上の１行分の表示がスタートするに先立って表示アド
レス補正レジスタ６６１の内容がロードこれ、その値か
ら水平表示有効エリア内の表示文字数だけカウントする
ことになる。表示アドレス補正レジスタ６６１によって
表示アドレスカウン夕６６２の初期値を行単位に補正す
ることによって表示アドレスカゥンタ６６２の出力とし
て連続した純２進の表示アドレス６０２を得ることがで
きる。

以上説明したように本発明によれば、タィミング制御部
内に制御変数を任意に設定可能としたので、ディスプレ
イ装瞳におけるタイミング制御部の汎用性が確保できる
。

また回路の構成要素がカウンタ、レジスタ、一致検出回
路および若干の論理ゲートだけで比較的単純な構成であ
り、入出力の制御信号本数もそれほど多くならないので
、瓜１化に適した構成であると言える。

検討の結果、この程度の論理であれば、現在のＭＭＯＳ
を用いたＢＩとしてゲート換算１５００ゲート、入出力
ピン数４０ピン以下で達成できる見通しが得られている
。

【図面の簡単な説明】

第１図は、ディスプレイ装置の一般的な構成例、第２図
は、従来のマイクロプログラム制御によるディスプレイ
装置の一実施例、第３図は、第２図のタイミング制御部
のやや詳細な構成例、第４図は、本発明によるプログラ
マプルタイミング制御部を有するディスプレイ装置の実
施例、第５図は、第４図の実施例の主要部の詳細回路図
である。符号の説明、１００……入出力制御部、２００…・・・
リフレッシュメモリ、３００……映像制御部、６００・
・・・・・タイミング制御部、｛６３１〜６３３，６５
１〜６５３，６４１｝レジスタ群、｛６３４〜６３６，
６５４〜６５６，６４２｝検出回路群。弟ｌ図発２図第３図第４図５図

Claims

【特許請求の範囲】１表示すべきデータをリフレツシユメモリに記憶させ
るための入力制御部と、該入力制御部の制御によつて該
データを記憶するリフレツシユメモリと、該リフレツシ
ユメモリから表示のために読出された前記データを映像
信号に変換して出力する映像制御部と、該映像信号を入
力して情報を表示する表示部と、表示のための制御に必
要なタイミングを発生するタイミング制御部とを有する
デイスプレイ装置において、前記タイミング制御部は、
バスを介して前記入力制御部と接続されており、該バス
を介して前記入力制御部から供給されるキヤラクタカウ
ンタの繰り返し周波数を規定する数値を設定するキヤラ
クタカウンタ制御レジスタと、クロツク信号を入力して
カウントしキヤラクタカウンタリセツト信号が入力され
る毎に該カウント値をリセツトし、再びカウントを繰り
返すキヤラクタカウンタと、前記キヤラクタカウンタ制
御レジスタに設定された値と該キヤラクタカウンタのカ
ウント値とが一致する毎に前記キヤラクタリセツト信号
を出力するキヤラクタリセツト検出回路と、前記バスを
介して供給される１行当りのラスタ数を規定する数値を
設定するラスタカウンタ制御レジスタと、前記キヤラク
タリセツト信号を入力してカウントしラスタカウンタリ
セツト信号が入力される毎に該カウント値をリセツトし
、再びカウントを繰り返すラスタカウンタと、前記ラス
タカウンタ制御レジスタに設定された値と該ラスタカウ
ンタのカウント値とが一致する毎に前記ラスタカウンタ
リセツト信号を出力するラスタリセツト検出回路と、前
記バスを介して供給される垂直繰り返し周波数を規定す
る数値を設定するラインカウンタ制御レジスタと、前記
ラスタカウンタリセツト信号を入力してカウントしライ
ンカウンタリセツト信号が入力される毎に該カウント値
をリセツトし、再びカウントを繰り返すラインカウンタ
と、前記ラインカウンタ制御レジスタに設定された値と
該ラインカウンタのカウント値とが一致する毎に前記ラ
インカウンタリセツト信号を出力するラインリセツト検
出回路とを含み、前記キヤラクタカウンタおよび前記ラ
インカウンタのカウント値に基づいて前記タイミングを
発生することを特徴とするデイスプレイ装置。２表示すべきデータをリフレツシユメモリに記憶させ
るための入力制御部と、該入力制御部の制御によつて該
データを記憶するリフレツシユメモリと、該リフレツシ
ユメモリから表示のために読出された前記データを映像
信号に変換して出力する映像制御部と、該映像信号を入
力して情報を表示する表示部と、表示のための制御に必
要なタイミングを発生するタイミング制御部とを有する
デイスプレイ装置において、前記タイミング制御部は、
バスを介して前記入力制御部と接続されており、該バス
を介して前記入力制御部から供給されるアドレスをデコ
ードし制御レジスタを指定するアドレスデコーダと、前
記バスを介して入力されるタイミング制御のための制御
変数を該アドレスデコーダの指示のもとに記憶する少な
くとも３個の制御レジスタと、クロツク信号をカウント
しキヤラクタリセツト信号が入力される毎に該カウント
値をリセツトし、再びカウントを繰り返すキヤラクタカ
ウンタと、前記３個の制御レジスタのうち第１の制御レ
ジスタに記憶された値と該キヤラクタカウンタのカウン
ト値が一致する毎に前記キヤラクタリセツト信号を出力
するキヤラクタリセツト検出回路と、前記キヤラクタリ
セツト信号を入力してカウントしラスタカウンタリセツ
ト信号が入力される毎に該カウント値をリセツトし、再
びカウントを繰り返すラスタカウンタと、前記３個の制
御レジスタのうち第２の制御レジスタに記憶された１行
当りのラスタ数と前記ラスタカウンタのカウント値が一
致する毎に前記ラスタカウンタリセツト信号を出力する
ラスタリセツト検出回路と、前記ラスタカウンタリセツ
ト信号を入力してカウントしラインカウンタリセツト信
号が入力される毎に該カウント値をリセツトし、再びカ
ウントを繰り返すラインカウンタと、前記３個の制御レ
ジスタのうち第３の制御レジスタに記憶された垂直繰り
返し周波数を規定する値と前記ラインカウンタのカウン
ト値とが一致する毎に前記ラインカウンタリセツト信号
を出力するラインリセツト検出回路とを含み、前記３つ
のカウンタのカウント値に基づき前記表示のための制御
に必要なタイミングを発生することを特徴とするデイス
プレイ装置。