JP4852427B2 - マルチプロセッサシステム及びそれにおける排他制御方法 - Google Patents
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Description
[0001]
本発明は、マルチプロセッサシステムに関し、さらに詳しくは、排他制御を実行する前にロックを獲得し、排他制御を実行した後にロックを解放するマルチプロセッサシステムに関する。
【背景技術】
[0002]
従来、マルチスレッドプログラミングの実行環境として、MESI(Modified Exclusive Shared Invalid)のようなキャッシュコヒーレンシプロトコルと、不可分(アトミック)転送をサポートするバスとが必要である。しかし、これらを実装したCPU(Central Processing Unit)及びバスは高価である。
[0003]
今日、安価なCPUであっても、Linuxサポートの必要性からTLB(Translation Look−aside Buffer)を持っている。このようなCPUを用いた場合、アトミック転送をサポートするバスさえ実装すれば、マルチプロセッサシステムを構築することができる。この場合、バススヌープのハードウェアサポートがなくても、NUMA(Non−Uniform Memory Access)と同じOS(Operating System)を利用すれば、TLBのサポートを使ってキャッシュコヒーレンシを維持することは可能である。
[0004]
ここで、アトミック転送をサポートするバスが必要なのは、CPU間の排他制御を可能にするためである。たとえば各CPUのTLBを排他的に書き換えるためには、ロック変数をアトミックにリードモディファイライトする必要がある。しかし、ユニプロセッサを意図して設計された安価な組み込みプロセッサ及びそのバス規約は、アトミックリードモディファイライトをサポートしていない。
[0005]
以下、アトミックリードモディファイライトの必要性を図5を参照して説明する。ここでは、ロック変数lockをメモリ上にアロケートしている。
[0006]
まずCPUはメモリからロック変数lockを読み出し(S1)、lock=1か否かを判断する(S2)。lock=1、つまりロック変数がロック状態になっている限り(S2でYES)、CPUは繰り返しロック変数lockを読み出す(S1)。一方、lock=0、つまりロック変数が非ロック状態の場合(S2でNO)、CPUはlock=1に書き換え、これにより排他制御に必要なロックを獲得する(S3)。ロックを獲得した後、CPUは所定の排他制御を実行する(S4)。排他制御を完了した後、CPUはlock=0に書き換え、これによりロックを解放する(S5)。
【0007】
しかし、lock=0を読み出してからlock=1に書き換えるまでの間に、他のCPUがlock=0を読み出すと、ロックを獲得できると誤認する可能性がある。これを防止するためには、上述したロック変数の読出動作S1と書込動作S3とをアトミックに実行しなければならない。
【0008】
また、上述したアトミックリードモディファイライトをCPUに実行させるためのプログラムは、アトミック転送に必要な専用命令を使うため、Cのような高級言語ではなく、アセンブリ言語で記述しなければならない。
【0009】
米国特許第5175829号明細書(下記の特許文献1)は、アトミック転送をCPU及びローカルバスに実装した装置を開示している。この種のマルチプロセッサシステムは、バスバンド幅を削減するために共有バス方式を採用し、MESIプロトコルを用いることによってロックを獲得できないCPUが無駄なリードアクセスを繰り返さないようにする。
【0010】
米国特許第5175829号明細書(下記の特許文献2)は、ロックを管理するためのスワップレジスタをCPUに内蔵した装置を開示している。この装置は、スワップレジスタに格納したロック変数をメモリに格納したロック変数で時々スワップして更新し、ロックを獲得するためのリードアクセスはこのスワップレジスタに対して行われる。この装置も、高価でかつ複雑なアトミックリードモディファイライト機能の存在を前提としている。
【0011】
米国特許第5666515号明細書(下記の特許文献3)は、リトライ信号を送ることによってロックをかけ、バスバンド幅の飽和を軽減した装置を開示している。この装置も、高価でかつ複雑なアトミックリードモディファイライト機能の存在を前提としている。
【特許文献1】
米国特許第5175829号明細書
【特許文献2】
米国特許第5535365号明細書
【特許文献3】
米国特許第5666515号明細書
【発明の開示】
【発明が解決しようとする課題】
[0012]
本発明の目的は、ロック変数のアトミックリードモディファイライト機能を有する高価なシステムと同等の機能を簡単な構成で実現可能なマルチプロセッサシステムを提供することである。
課題を解決するための手段及び発明の効果
[0013]
本発明によるマルチプロセッサシステムは、複数のプロセッサと、ロックレジスタとを備える。プロセッサの各々は、排他制御を実行する前にロックを獲得するために読出信号をアサートし、かつ排他制御を実行した後にロックを解放するために書込信号をアサートする。ロックレジスタは、複数のプロセッサに接続される。ロックレジスタは、保持手段と、ロック変数出力手段と、ロック変数入力手段とを含む。保持手段は、ロック状態又は非ロック状態の第1のロック変数を保持する。ロック変数出力手段は、プロセッサの1つが読出信号をアサートすると、それ以前に保持手段に保持されていた第1のロック変数を出力する。ロック変数入力手段は、プロセッサの1つが読出信号をアサートすると、ロック状態の第1のロック変数を保持手段に設定し、プロセッサの1つが書込信号をアサートすると、非ロック状態の第1のロック変数を保持手段に設定する。
[0014]
上記マルチプロセッサシステムでは、あるプロセッサが読出信号をアサートすると、ロックレジスタから第1のロック変数が読み出されるとともに、ロックレジスタにロック状態の第1のロック変数が書き込まれる。読み出された第1のロック変数が非ロック状態の場合、そのプロセッサはロックを獲得することができる。第1のロック変数が読み出されるとともに、ロック状態の第1のロック変数が書き込まれるので、その直後に、別のプロセッサが読出信号をアサートしても、ロックレジスタからロック状態の第1のロック変数が読み出されるため、その別のプロセッサはロックを獲得することができない。このように、本発明によるマルチプロセッサシステムは、ロックレジスタを設けるだけで、ロック変数のアトミックリードモディファイライト機能を有する高価なシステムと同等の機能を実現することができる。
[0015]
好ましくは、ロックレジスタはさらに、バスリトライ手段を含む。バスリトライ手段は、第1のロック変数がロック状態に設定されている間にプロセッサの1つが読出信号をアサートすると、プロセッサに供給するためのバスリトライ信号を発生する。
[0016]
この場合、プロセッサはバスリトライ信号を受け、これによりロックの獲得が不可能なことを認識するので、むやみに読出信号をアサートしないようにすることができる。
[0017]
好ましくは、マルチプロセッサシステムはさらに、第1のバスと、メモリと、2のバスとを備える。第1のバスは、複数のプロセッサに共通に接続される。メモリは、第1のバスに接続される。第2のバスは、複数のプロセッサに共通に接続される。ロックレジスタは第2のバスに接続される。
[0018]
この場合、あるプロセッサがロックを獲得しているために、別のプロセッサがそのロックの解放を待っているとき、その別のプロセッサは第2のバス経由で読出信号をアサートしてロックレジスタから第1のロック変数を読み出し、その一方で、ロックを獲得しているプロセッサは第1のバス経由でメモリにアクセスする。したがって、ロックを獲得しているプロセッサからメモリへのアクセスは妨げられない。
[0019]
さらに好ましくは、メモリは1又は2以上の第2のロック変数を記憶する。プロセッサの各々は、読出信号をアサートしてロックレジスタから第1のロック変数を読み出し、読み出した第1のロック変数が非ロック状態の場合、メモリから第2のロック変数を読み出し、読み出した第2のロック変数が非ロック状態の場合、第2のロック変数をロック状態に書き換える。
[0020]
この場合、プロセッサはまずロックレジスタから第1のロック変数を読み出してロックを獲得し、続いてメモリから第2のロック変数を読み出してロックを獲得する。このようにロックを階層的に獲得するようにしているので、多数のロック変数を設定することができる。
[0021]
[0022]
[0023]
[0024]
[0025]
[0026]
【発明を実施するための最良の形態】
[0027]
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当分には同一符号を付してその説明は繰り返さない。
【0028】
図1を参照して、本発明の実施の形態によるマルチプロセッサシステム10は、CPU11及び12と、バスマスタ13及び14と、クロスバーバス15及び16と、システムメモリ17と、ロックレジスタ18とを備える。
【0029】
CPU11及び12と、バスマスタ13及び14とは、クロスバーバス15に共通に接続される。CPU11及び12と、バスマスタ13及び14とはまた、もう1つのクロスバーバス16にも共通に接続される。システムメモリ17はクロスバーバス15に接続され、ロックレジスタ18はクロスバーバス16に接続される。CPU11又は12はクロスバーバス15経由でシステムメモリ17にアクセス可能であり、クロスバーバス16経由でロックレジスタ18にもアクセス可能である。バスマスタ13又は14はクロスバーバス15経由でシステムメモリ17にアクセス可能であり、クロスバーバス16経由でロックレジスタ18にもアクセス可能である。
【0030】
ロックレジスタ18は、排他制御に必要なロックを管理するためのレジスタである。CPU11又は12は、排他制御を実行する前に読出信号をアサートしてロックレジスタ18からロックを獲得し、排他制御を実行した後に書込信号をアサートしてそのロックを解放する。ロックレジスタ18はメモリ上にマップされるが、システムメモリ17とは異なるアドレスが割り当てられる。
【0031】
図2を参照して、ロックレジスタ18は、CPU11又は12から読出信号READ及び書込信号WRITEを受け付け、読出データバス信号READdatabus及びバスリトライ信号BUSRetryを出力する。ロックレジスタ18は、遅延フリップフロップ(DFF)19及び20と、OR回路21と、AND回路22及び23と、マルチプレクサ24とを備える。OR回路21は、読出信号READ及びDFF19の出力信号を受ける。AND回路22は、OR回路21の出力信号、書込信号WRITEの論理反転信号及びリセット信号RESETの論理反転信号を受ける。DFF19は、クロック信号CLKに同期してAND回路22の出力信号をラッチする。読出信号READがH(論理ハイ)レベル「1」の場合、マルチプレクサ24はDFF19の出力信号の出力信号を選択して出力する。一方、読出信号READがL(論理ロー)レベル「0」の場合、マルチプレクサ24はDFF20の出力信号を選択して出力する。DFF20は、クロック信号CLKに同期してマルチプレクサ24の出力信号をラッチし、読出データバス信号READdatabusとして出力する。AND回路23は、読出信号READ及びDFF19の出力信号を受け、バスリトライ信号BUSRetryを発生する。
【0032】
DFF19は、ロック状態「1」又は非ロック状態「0」のメインロック変数LOCKを保持する機能を有する。OR回路21及びAND回路22は、CPU11又は12が読出信号READをアサートすると、ロック状態「1」のメインロック変数LOCKをDFF19に設定し、CPU11又は12が書込信号WRITEをアサートすると、非ロック状態「0」のメインロック変数LOCKをDFF19に設定する機能を有する。マルチプレクサ24及びDFF20は、CPU11又は12が読出信号READをアサートすると、それ以前にDFF19に保持されていたメインロック変数LOCKを出力する機能を有する。AND回路23は、メインロック変数LOCKがロック状態「1」に設定されている間にCPU11又は12が読出信号READをアサートすると、CPU11及び12に供給するためのバスリトライ信号BUSRetryを発生する機能を有する。
【0033】
また、システムメモリ17には、1又は2以上のサブロック変数lockを記憶させている。CPU11又は12はスヌープキャッシュを持たないので、サブロック変数lockをアロケートするためのメモリ領域は非キャッシュ領域に設定する。
【0034】
次に、ロックレジスタ18の動作を図3を参照して説明する。
【0035】
リセット信号RESETがHレベルにアサートされると、クロック信号CLKが立ち上がる時刻t1で、ロックレジスタ18は初期化される。具体的には、AND回路22は、読出信号READ及び書込信号WRITEに関係なく、Lレベルの信号を出力し、DFF19はこれをラッチする。つまり、DFF19は非ロック状態「0」のメインロック変数LOCKを保持する。
【0036】
次に、1つのCPU11又は12がロックが獲得可能か否かを確認するために、読出信号READをHレベルにアサートすると、AND回路22の出力信号がHレベルになる。DFF19は、クロック信号CLKが立ち上がる時刻t2で、そのHレベルの信号をラッチして出力する。DFF19の出力信号はOR回路21に与えられるので、読出信号READがLレベルに戻った後も、DFF19はHレベルの信号をラッチし続け、これによりロック状態「1」のメインロック変数LOCKを保持する。
【0037】
読出信号READがLレベルに戻ると、マルチプレクサ24はDFF20の出力信号を選択し、DFF20はLレベルの信号をラッチし続けるので、読出データバス信号READdatabusはLレベルのまま維持される。したがって、当該CPU11又は12はロックが獲得可能と認識する。
【0038】
ロックが獲得可能と認識した直後に、他のCPU12又は11がロックが獲得可能か否かを確認するために、読出信号READをHレベルにアサートしたとしても、DFF19の出力信号は既にHレベルになっているので、AND回路23はバスリトライ信号BUSRetryをHレベルにアサートする。したがって、当該他のCPUはロックが獲得不可能と認識する。また、読出信号READがHレベルにアサートされ、マルチプレクサ24がDFF19の出力信号を選択するので、クロック信号CLKが立ち上がる時刻t3で、DFF20がHレベルの信号をラッチし、これにより読出データバス信号READdatabusがHレベルにアサートされる。
【0039】
次に、当該CPU11又は12がロックを解放するために、書込信号WRITEをHレベルにアサートすると、AND回路22の出力信号がLレベルになる。DFF19は、クロック信号CLKが立ち上がる時刻t4で、そのLレベルの信号をラッチして出力する。これにより、メインロック変数LOCKは非ロック状態「0」にクリアされる。
【0040】
その後、再びCPU11又は12がロックが獲得可能か否かを確認するために、読出信号READをHレベルにアサートすると、クロック信号CLKが立ち上げる時刻t5で、DFF19は前回と同様にHレベルの信号をラッチして出力する。このとき、マルチプレクサ24はLレベルの信号を選択するので、DFF20はこれをラッチして出力する。したがって、読出データバス信号READdatabusはLレベルに戻り、CPU11又は12はロックが獲得可能と認識する。
【0041】
次に、このロックレジスタ18を用いたマルチプロセッサシステム10全体の動作を図4を参照して説明する。
【0042】
CPU11又は12は、ロックレジスタ18からメインロック変数LOCKを読み出し(S11)、LOCK=1か否か、つまりメインロック変数LOCKがロック状態「1」か否かを判断する(S12)。非ロック状態「0」の場合(S12でNO)、CPU11又は12は、システムメモリ17からサブロック変数lockを読み出し(S13)、lock=1か否か、つまりサブロック変数lockがロック状態「1」か否かを判断する(S14)。非ロック状態「0」の場合(S14でNO)、CPU11又は12は、「1」をサブロック変数lockに書き込み、これによりロックを獲得する(S15)。ロックの獲得後、CPU11又は12は、所定の排他制御を実行する(S16)。排他制御の完了後、CPU11又は12は「0」をサブロック変数lockに書き込み、これによりロックを解放する(S17)。
【0043】
以上のように本発明の実施の形態によれば、CPU11又は12が読出信号READをアサートすると、ロックレジスタ18からメインロック変数LOCKが読み出され、かつ直ちにロックレジスタ18にロック状態「1」のメインロック変数LOCKが書き込まれるので、その直後に、別のCPU12又は11が読出信号READをアサートしても、ロックレジスタ18からロック状態「1」のメインロック変数LOCKが読み出される。そのため、別のCPU12又は11はロックを獲得することができない。したがって、ロック変数のアトミックリードモディファイライト機能を有する高価なマルチプロセッサシステムと同等の機能をロックレジスタ18を設けるだけで実現することができる。
【0044】
また、メインロック変数LOCKがロック状態「1」に設定されている間にCPU11又は12が読出信号READをアサートすると、バスリトライ信号BUSRetryが発生し、CPU11及び12はこのバスリトライ信号BUSRetryを受けてロックの獲得が不可能なことを認識するので、むやみに読出信号READをアサートしないようにすることができる。
【0045】
また、ロックの獲得又は解放のためのCPU11又は12からロックレジスタ18へのアクセスは専用のクロスバーバス16経由で行われるので、CPU11又は12がロックを獲得しているために、別のCPU12又は11がそのロックの解放を待っているとき、別のCPU12又は11はクロスバーバス16経由で読出信号READをアサートしてロックレジスタ18からメインロック変数LOCKを読み出し、その一方で、ロックを獲得しているCPU11又は12はクロスバーバス15経由でシステムメモリ17にアクセスする。したがって、ロックを獲得しているCPU11又は12からシステムメモリ17へのアクセスは妨げられない。
【0046】
また、1又は2以上のサブロック変数lockをシステムメモリ17に記憶しておき、CPU11又は12はまずロックレジスタ18からメインロック変数LOCKを読み出してロックを獲得し、続いてシステムメモリ17からサブロック変数lockを読み出してロックを獲得するというように、ロックを階層的に獲得しているので、多数のロック変数lockを設定することができる。
【0047】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【0048】
【図1】本発明の実施の形態によるマルチプロセッサシステムの全体構成を示す機能ブロック図である。
【図2】図1中のロックレジスタの構成を示す回路図である。
【図3】図2に示したロックレジスタの動作を示すタイミング図である。
【図4】図1に示したマルチプロセッサシステムによるロック獲得動作を示すフロー図である。
【図5】従来のマルチプロセッサによるロック獲得動作を示すフロー図である。
【符号の説明】
【0049】
10 マルチプロセッサシステム
11,12 CPU
15,16 クロスバーバス
17 システムメモリ
18 ロックレジスタ
LOCK メインロック変数
lock サブロック変数
READ 読出信号
WRITE 書込信号
BUSRetry バスリトライ信号
READdatabus 読出データバス信号
Claims (3)
- 各々が、排他制御を実行する前にロックを獲得するために読出信号をアサートし、かつ排他制御を実行した後にロックを解放するために書込信号をアサートする複数のプロセッサと、
前記複数のプロセッサに接続された1のロックレジスタと、
1又は2以上の第2のロック変数を記憶するメモリとを備え、
前記ロックレジスタは、
ロック状態又は非ロック状態の第1のロック変数を保持する保持手段と、
前記プロセッサの1つがアサートした読出信号を受信すると、それ以前に前記保持手段に保持されていた第1のロック変数を出力するロック変数出力手段と、
前記プロセッサの1つがアサートした読出信号を受信すると、前記読出信号を用いてロック状態の第1のロック変数を生成して前記保持手段に設定し、前記プロセッサの1つがアサートした書込信号を受信すると、非ロック状態の第1のロック変数を前記保持手段に設定するロック変数入力手段とを含み、
前記プロセッサの各々は、読出信号をアサートして前記ロックレジスタから第1のロック変数を読み出し、読み出した第1のロック変数が非ロック状態の場合にのみ前記メモリから第2のロック変数を読み出し可能であり、読み出した第2のロック変数が非ロック状態の場合に第2のロック変数をロック状態に書き換えることを特徴とするマルチプロセッサシステム。 - 請求項1に記載のマルチプロセッサシステムであって、
前記ロックレジスタはさらに、
前記第1のロック変数がロック状態に設定されている間に前記プロセッサの1つがアサートした読出信号を受信すると、前記プロセッサに供給するためのバスリトライ信号を発生するバスリトライ手段を含むことを特徴とするマルチプロセッサシステム。 - 請求項1または2に記載のマルチプロセッサシステムであってさらに、
前記複数のプロセッサに共通に接続された第1のバスと、
前記第1のバスに接続されたメモリと、
前記複数のプロセッサに共通に接続され、かつ前記ロックレジスタに接続された第2のバスとを備え、
前記複数のプロセッサは、前記第2のバスを介して前記ロックレジスタから第1のロック変数を読み出し、
前記ロックレジスタから非ロック状態の第1のロック変数を読み出したプロセッサは、前記第1のバスを介して前記メモリから前記第2のロック変数を読み出すことを特徴とするマルチプロセッサシステム。
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