JPH0680497B2 - 排他記憶域制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶上の排他記憶域
の排他制御を行う排他記憶域制御方式に関するものであ
る。排他制御する必要のある主記憶上の排他記憶域をハ
ードウェアによるロックを使って排他制御する計算機に
おいて、複数の装置からその排他記憶域に対して頻繁に
アクセスする場合、これらの装置間の競合による時間の
ロスを減らし、全体の処理速度を向上させることが望ま
れている。

【０００２】一般にＣＰＵから主記憶をアクセスする場
合には、主記憶のハードウェアロックとソフトウェアロ
ックが行われる。 ハードウェアロックは記憶制御装置内のロックアドレス
レジスタ内にロックすべき排他制御域ロックアドレスを
セットすることにより、それ以降のアクセスアドレスと
ロックアドレスの比較により、一致した場合にアクセス
キャンセルを行うことである。

【０００３】ソフトウェアロックはＣＰＵまたは入出力
処理装置から、アクセスされている排他記憶域の制御用
小領域にその排他記憶域からロックされていることを示
す情報（１）を書き込むことであり、排他制御域が特定
のＣＰＵまたは入出力装置によってロックされているか
否かを他のＣＰＵまたは入出力装置が読み書きできるよ
うにすることである。

【０００４】ハードウェアロックは、限られた数の排他
記憶域に対してかけられるものである。すなわち、ある
時点では、ロックアドレスレジスタに格納されたアドレ
スのみにハードウェアロックがかけられる。ソフトウェ
アロックは主記憶の複数の小領域に１を書き込むことに
より、複数の排他制御域にかけることができる。

【０００５】ハードウェアロックは、ソフトウェアロッ
クの更新のために各小領域をアクセスする時のみにかけ
られるものであり、したがって、ソフトウェアロックの
更新のために小領域をアクセスするためにかけるもので
あり、ソフトウェアロックはあるＣＰＵまたは入出力装
置がある排他制御域を所定時間自分のために排他したい
時にかけるものである。従って、ハードウェアロックは
１時点で主記憶制御装置のロックアドレスレジスタの数
だけの排他記憶域のアドレスをロックする。ソフトウェ
アロックは１時点で、複数の排他記憶域をロックするこ
とが可能である。

【０００６】

【従来の技術】従来、装置Ｂ（図示せず）が更新中であ
る排他制御されるべき記憶域に、他の装置Ａ（図示せ
ず）が更新するために排他記憶域の更新権を獲得しよう
とする際、図５のフローチャートに示すように、ハード
ウェアによってその排他記憶域の制御用小領域をロック
してからこの制御用小領域の内容を読む（図５（２
１），（２２）。すなわち、装置Ａが排他記憶をアクセ
スする時、排他記憶域の小領域にハードウェアロックを
かけその内容を読み取って、その排他記憶域がソフトウ
ェアロックがされているか否かを判断していた。排他記
憶域が装置Ｂによって更新中であることすなわち小領域
が１であり、装置Ｂによってソフトウェアロックがかか
っていると装置Ａが判断すると（図５（２３）ＹＥ
Ｓ）、一旦、制御用小領域のハードウェアのロックを解
放し（図５（２６））、再びハードウェアによってロッ
ク（図５（２１））してからこの制御用小領域の内容を
読むことを繰り返すようにしていた（図５（２１），
（２２），（２３））ＹＥＳ，（２６）のループを、
（２３）がＮＯとなるまで繰り返していた）。

【０００７】また、装置Ｂが更新権を放棄し、その後装
置Ａが更新権を獲得する場合、装置Ａがハードウェアに
よる制御用小領域のロックを獲得してから、ロックビッ
トをソフトウェアによってセットすることによってその
制御用小領域に更新中であることを示す情報を書き込み
（２４）、ハードウェアによる制御用小領域のロックを
装置Ｂが他の排他記憶域の制御用小領域をアクセスでき
るようにするために解放していた（２５）。

【０００８】上記従来例をタイムチャートを用いて更に
説明する。図６は、従来例において、ソフトウェアロッ
ク無しの排他記憶領域に対して装置Ａ、続いて装置Ｂが
ソフトウェアロックをとりにいくケースのタイムチャー
トである。ここで各記号は次のような意味を持ってい
る。

【０００９】ＨＬ＆Ｆ：ハードウェアロックの獲得＆小
領域の読み込み ＳＬ Ｃｈｅｃｋ：ソフトウェアロックの有無を判断す
る。 ＳｕＬ＆ＨｕＬ：ロックビットの小領域への書き込みす
なわちソフトウェアロックの獲得及びハードウェアロッ
クの解放 装置Ａのハードウェアロックにより装置Ｂのロックとフ
ェッチが待たされ、お互いにソフトウェアロックをとれ
ないようになっている例である。まず、３１に示すよう
に、従来はソフトウェアロックをかける時は必ずハード
ウェアロックもかけていた。ハードウェアロックをかけ
た上でソフトウェアロックの有無のパターンを含む制御
用小領域を読みにいった（３２）。装置Ａのハードウェ
アロックがかかっている間（３３）は装置Ｂからハード
ウェアロックの獲得と小領域の読み込みを行おうとして
もＣａｎｃｅｌされていた（３４）。そして、装置Ａが
ロックパターンを制御用小領域への書き込み、すなわち
更新を行った後（３５）、装置Ａはハードウェアロック
の獲得を行っていた（３６）。次に、装置Ｂは制御用小
領域をロックするソフトウェアロックの更新のためにハ
ードウェアロックをかけに行く動作が行われる（３
７）。すなわち装置Ｂは装置Ａによるハードウェアロッ
クが解放されるまで、ハードウェアロックをかけようと
する動作を繰り返していた。従って、装置Ｂのハードウ
ェアロックの獲得と小領域の読み込みが遅れることにな
る。

【００１０】図７は、他の従来例を示し、装置Ｂによっ
てソフトウェアロックがすでにかけられるものとし、装
置Ａがソフトウェアロックをかけたいケースのタイムチ
ャートである。ここで各記号は次のような意味をもって
いる。

【００１１】ＨｕＬ：ハードウェアロックの解放 ＳｕＬ：ソフトウェアロックの解放、つまり、小領域の
ロックビットをクリアする。

【００１２】３１に示すように、従来は装置Ａは、ソフ
トウェアロックをかける時は必ずハードウェアロックも
かけた。ハードウェアロックをかけた上でソフトウェア
ロックの小領域を読みにいった（３２）。しかし、装置
Ａによるソフトウェアロックはまだかかっていない状態
である。装置Ａのハードウェアロックがかかっている間
（３３）装置Ｂからは、ＳｕＬ、すなわち、ソフトウェ
アロックの解放、つまり、小領域のロックビットを１か
ら０にするために、その小領域をアクセスするアドレス
を出しても、装置Ａによるハードウェアロックのために
Ｃａｎｃｅｌされていた（４０）。

【００１３】そして装置Ａが小領域を読み込んだ内容は
１なので、図５の（２６）に従って、装置Ａは、ハード
ウェアロックを外す（４１）。装置Ａがソフトウェアロ
ックの更新はまだ行っていない時に、装置Ｂの主記憶へ
のアクセス以前にまた装置Ａがハードウェアロックをか
けにいった時（４２）装置Ａのハードウェアロックが続
いている（４３）。装置Ｂが、更にＳｕＬすなわちソフ
トウェアロックの解放のために小領域へのアクセスを行
うとそのアクセスのキャンセルが行われる（４４）。そ
して装置Ａがハードウェアロックが解放されたとき（４
５）はじめて装置Ｂがソフトウェアロックを解放できる
（４６）。

【００１４】ここでは、はじめて装置Ａはハードウェア
ロックをかけて、ソフトウェアロックをかけるために小
領域を内容をフェッチすることができる（４７）。 従って装置Ａのハードウェアロックに妨げられて装置Ｂ
がソフトウェアロックの解放を遅らされることになる。
また、その結果、装置Ａのそのソフトウェアロックも４
７で示されるところの後まで、待たされることになる。

【００１５】

【発明が解決しようとする課題】上述したたように、装
置Ｂが更新中であるすなわち、装置Ｂがソフトウェアロ
ックをかけている排他制御すべきすなわち、装置Ｂがソ
フトウェアロックをかけている排他記憶域に他の装置Ａ
が更新するために当該排他記憶域の更新権を獲得しよう
とする際に、装置Ａの更新権が獲得できない状態であっ
ても当該他の装置Ａが制御用小領域のハードウェアロッ
クの獲得・解放を繰り返すこととなり（図５（２１），
（２２），（２３）ＹＥＳ、（２６）のループを繰り返
すこととなり）、結果として装置Ｂが更新権を放棄する
ときに、すなわちソフトウェアロックを解除するとき
に、小領域へのアクセスをし難くなって小領域へのアク
セスを繰り返すこととなり、装置Ｂが迅速に更新権を放
棄し得ないという問題があった。すなわち、装置Ａがハ
ードウェアロックの獲得解放を繰り返しているので、装
置Ｂが小領域の更新をしにくくなるので装置Ｂは、ソフ
トウェアロックの解放をしにくくなる。

【００１６】本発明は、排他記憶域の制御用小領域をハ
ードウェアによるロックなしに読み、更新中でないと判
明したときにハードウェアによるロックを獲得して再び
更新中でないときに更新中の情報を書き込んで解放する
ことになり、ハードウェアによるロック獲得時間を短縮
して高速処理化を図ることを目的としている。

【００１７】

【課題を解決するための手段】図１を参照して課題を解
決する手段を説明する。図１において、制御用小領域２
−１は、主記憶１上に設けた排他記憶域２が排他的に更
新中であるか否かの情報を格納する小領域である。

【００１８】ハードウェアロック制御機構４は、制御用
小領域２−１の内容の更新をハードウェアによってロッ
クする機構である。 本発明によれば、前記小領域の情報をその排他記憶域に
対してハードウェアロックがかかっていない時に、ハー
ドウェアロックなしに読み込んでソフトウェアロックの
制御を行うソフトウェアロック制御手段とを有すること
を特徴とする排他記憶域制御方式を提供するものであ
る。

【００１９】

【作用】本発明は、図１に示すように、装置Ａが排他記
憶域２を排他的に更新する際に、制御用小領域２−１の
内容をハードウェアロックなしで読んで、他の装置Ｂに
よりその排他記憶域２が更新中でないときすなわち制御
用小領域に０がセットされているハードウェアロック制
御機構４によってハードウェアによるロックを制御用小
領域２−１について獲得して更新中であることを示す情
報すなわち１を格納して制御用小領域を解放するように
している。

【００２０】すなわち、図２に示すように、装置Ａが排
他記憶域２の制御用小領域２−１をハードウェアによる
ロックなしに読み（１１）、他の装置Ｂにより排他記憶
域更新中でないと判明したときに（１２）装置Ａはハー
ドウェアによるロックを獲得して（１３）再び装置Ａが
制御用小領域２−１をフェッチし（１４）、排他記憶域
が更新中でないとき（１５）に更新中の旨を制御用小領
域に書き込んで（１６）制御用小領域に解放し（１
７）、排他記憶域２のアクセスを排他的に行う。従っ
て、装置Ａが主記憶１の排他記憶域をアクセスする時、
まずその制御用小領域２−１をハードウェアによるロッ
クなしに読みにいけるので、ハードウェアによるロック
が獲得されている時間を短縮し、目的プログラムの高速
処理化を実現することが可能となる。

【００２１】

【実施例】次に、図１および図２を用いて本発明の１実
施例の構成および動作を順次詳細に説明する。

【００２２】図１において、主記憶１は、データを記憶
するメモリであって、排他記憶域２などから構成される
ものである。排他記憶域２は、中央処理装置５、入出力
処理装置６などの複数の装置から排他的に更新して相互
に通信を行うための記憶域であって、ハードウェアによ
って排他を獲得して更新中でるあか否かの情報、すなわ
ち、その排他記憶域にソフトウェアがかかっているか否
かの情報を格納する制御用小領域２−１を持つものであ
る。

【００２３】制御用小領域２−１は、主記憶１上に設け
た排他記憶域２の例えば先頭に当該排他記憶域２を更新
中であるか否かの情報などの制御用の情報を格納する小
領域であって、例えばロックビットが１のときに更新中
の旨の情報、ロックビットが０のときに更新中でない旨
の情報を格納する制御用の小領域である。

【００２４】記憶制御装置３は、主記憶１をアクセス制
御するものであって、ハードウェアによるロックアクセ
スを行うハードウェアロック制御機構４などから構成さ
れるものである。

【００２５】ハードウェアロック制御機構４は、ハード
ウェアによって主記憶１の制御用小領域２−１のロック
を行う機構である。排他制御用アドレスレジスタ４−２
に格納したロックアドレスと、中央処理装置５あるいは
入出力装置６から通知されたアクセスアドレスとをアド
レス比較器４−１が比較し、一致したときに主記憶１へ
のアクセスを抑止してハードウェアによるロックを行う
ようしている。尚、中央処理装置５がハードウェアによ
るロックを獲得できない場合にロックを獲得できるまで
待つようにし、一方、入出力処理装置６がハードウェア
によるロックを獲得できない場合に獲得できない旨を中
央処理装置に通知するようにしている。

【００２６】中央処理装置５内のソフトウェアロック制
御手段５−１は、ロックアクセス時に制御用小領域２−
１からロックなしで読み出した内容を判断し、更新中で
ない旨の情報のときに記憶制御装置３に対してロックア
クセス要求を発行して再び制御用小領域２−１の内容を
読み、なおかつ更新中でなければ更新情報を書き込み、
ロックアクセスを解除し（後述する図２（１１）なしい
（１７））、一方、更新中であれば（図２（１２）ＹＥ
Ｓ）ハードウェアロックアクセス要求せずに制御用小領
域２−１の内容を読むことを繰り返し行うためのもので
ある。

【００２７】信号７−０は、排他記憶域２のアクセスを
キャンセルする通知信号である。次に、図２のフローチ
ャートに示す順序に従い、図１の構成の動作を詳細に説
明する。

【００２８】図２において、（１１）は、記憶域（制御
用小領域２−１）のフェッチを行う。 （１２）はロックビットがセットされているか否かを判
別する。これは、（１１）でハードウェアによるロック
を獲得することなしに図１の制御用小領域２−１の内容
を読み（フェッチ）、ロックビットがセットされている
か否かを判別する。ＹＥＳの場合（小領域にロックビッ
トがセットされ、排他記憶域が更新中である場合）に
は、（１１）を繰り返し行う。ＮＯの場合（ロックビッ
がセットされていなく、更新中でない場合）には、（１
３）以降を行う。

【００２９】（１３）は、記憶域（制御用小領域２−
１）のハードウェアによるロックの獲得を行う。（１
４）は、記憶域のフェッチを行う。これは、（１３）で
ハードウェアによるロックを獲得した制御用小領域２−
１の内容を読む。

【００３０】（１５）は、ロックビットがセットされて
いるか否かを判別する。これは、（１２）ＮＯでロック
ビットがセットされていないと判明されたが、更に（１
３）から（１４）の短時間の間に他の装置によってロッ
クビットがセットされていないか否かを再度、判別す
る。ＹＥＳの場合（（１３）から（１４）の短時間の間
に他の装置によってロックビットがセットされた場合）
には、（１８）で記憶域（制御用小領域２−１）のハー
ドウェアによるロックの解放を行い、（１１）を繰り返
し行う。一方、ＮＯの場合（ロックビットがセットされ
ていない場合）には、（１６）でロックビットをセット
し更新中である旨の情報を制御用小領域２−１に書き込
む。そして、排他記憶域２の内容を排他的に更新した
後、ハードウェアによって制御用小領域２−１のロック
を獲得して更新中でない旨の情報を格納してロックを解
放する（１７）。

【００３１】図３は本発明のより具体的な実施例であ
る。装置Ａの中央処理装置５に設けられたソフトウェア
ロック制御回路５−１は、レジスタ５−１１，５−１２
と比較器５−１３と制御回路５−１４からなる。中央処
理装置５がデコーダ５−２から主記憶１のある記憶制御
装置３に、主記憶の排他記憶域の読み書き動作を行うた
めにアドレス線５−３を介してアクセスアドレスを送る
ことにより主記憶の排他記憶域アクセスする場合、その
排他記憶域に対して、他の装置Ｂの中央処理装置または
入出力装置からのアクセスをさせないように、そのアド
レス領域に対しロックをかけるか否かのパターン、すな
わちロックをかける場合にその排他記憶域の小領域のビ
ットを１にセットするパターンすなわちロックパターン
をレジスタ５−１１にセットする。一方、レジスタ５−
１２には、現在のその排他記憶域に関するロックパター
ンが主記憶１当該アクセスアドレスの小領域２−１から
読み出され、データ線５−４、選択回路５−５を介して
セットされる。

【００３２】この時、そのロックパターンが主記憶から
ハードウェアロックをかけずに読み出されるのは、記憶
制御装置３内のロックアドレスレジスタ４−２の内容が
アクセスアドレスと異なる場合である。もし、アクセス
アドレスとロックアドレスが同一である場合には、主記
憶１からはロックパターンを読むことは出来ず、すでに
他の装置Ｂからハードウェアロックがかかっていること
をＣＰＵが確認する。レジスタ５−１２にハードウェア
ロックなしでこのロックパターンが読み出される場合に
は、比較器５−１３は、レジスタ５−１１とレジスタ５
−１２のロックパターンを比較し、そのアクセスアドレ
スの排他記憶域に対して現在ソフトウェアロックされて
いないとするならば、レジスタ５−１２のロックパター
ンはビットが０であり、一方そのアクセスアドレスに対
応するロックパターンのビットは１であり、このパター
ンがレジスタ５−１１に入っているから、装置ＡのＣＰ
Ｕ５からの要求に対しては、レジスタ５−１１と５−１
２の比較によって不一致信号７−２が１となる。

【００３３】信号７−３は図２の（１３）に対応するロ
ック信号であり、小領域のハードウェアによるロックの
獲得を意味する。一方、信号７−４は図２の（１７）ま
たは（１８）に対応するアンロック信号であり、この信
号が１である場合に小領域のハードウェアによるロック
が解放であることを示す。

【００３４】比較器５−１３の結果としてロックパター
ンが一致する場合には、すなわち図２（１２）におい
て、ロックビットがセットされている場合、小領域２−
１のハードウェアのロックをかけず、主記憶１から常に
小領域２−１のフェッチを行う動作を繰り返す。

【００３５】また、比較器５−１３の結果としてロック
パターンが不一致である場合に、制御回路５−１４によ
り信号７−３のロック信号を１にすることによって、小
領域２−１のハードウェアによるロックの獲得を行う
（図２（１３）。すなわち、アクセスしようとするその
アドレスを、アドレス線５−２を介してロック信号７−
３によってイネーブルされるゲート回路４−３を通して
ロックアドレスレジスタ４−２に入力する。従って、こ
の場合にそのアクセスアドレスにハードウェアのロック
がかかり、その他の装置Ｂからその小領域へのアクセス
を禁止する。すなわち、他の装置Ｂからそのロックアド
レスと同じアドレスがアクセスされた場合には、アドレ
ス比較器４−１は、アクセスのキャンセル信号（信号７
−０）をオンにする。このことにより、他の装置からの
アクセスのキャンセルを行うことが可能である。

【００３６】従って、他の装置からその小領域へのアク
セスが禁止された状態で、その小領域のフェッチを主記
憶からレジスタ５−１２に再びセットする（図２（１
４））。 ロックビットがレジスタ５−１２にセットされているか
を比較器５−１３でチェックし、ロックビットがセット
されていなければ（図２（１５）ＮＯ）ロックビットを
セットし（図２（１６））、そのロックパターンをレジ
スタ５−１１から選択回路５−５介して主記憶上の小領
域にデータ線５−４を介して書き込み、小領域のハード
ウェアのロックの解放を行う（図２（１７））。すなわ
ち、信号７−４すなわちｕｎｌｏｃｋ信号をアクティブ
にし、アドレス比較器４−１に対して、アドレス比較器
に無効化を行い、ＣＰＵ５ｏｒ入出力処理装置６に対し
て、ロックの解放を通知する。また、ロックビットがす
でにレジスタ５−１２にセットされている場合には（図
２（１５）ＹＥＳ）、ロックビットをセットせずにアン
ロック信号７−４を１にして小領域のハードウェアによ
るロックの解放をアドレス比較器４−１、ＣＰＵ５、入
出力装置６に通知する（図２（１８））。なお、選択回
路５−５は、レジスタ５−１１，５−１２を選択的に主
記憶に接続するものである。

【００３７】このように、アンロック信号（信号７−
４）がオンになると、以降アドレス比較が無効状態とな
り、すなわちロックアドレスレジスタがリセットされた
状態であって他の装置Ｂから主記憶へのアクセスが可能
であり、逆にロック信号（信号７−３）がオンとなる場
合には、ロックアドレスレジスタ２はロックするべきア
ドレスがセットされ、他の装置Ｂからそのアドレスへの
アクセスができないようにハードウェアロックがかけら
れる。

【００３８】上述したように、本発明はまず、排他記憶
域にソフトウェアロックがかかっているかどうかを見に
いき、ソフトウェアロックがかかっていれば、ソフトウ
ェアロックが解放されるまで待つ（図２（１１），（１
２））ソフトウェアロックがかかっていなければ初めて
制御小領域をハードウェアロックをして、排他記憶域に
ソフトウェアロックをかける。したがってソフトウェア
ロックがかかっていても、ハードウェアロックをかけな
いで、排他記憶域のロック状態を検出できる。

【００３９】本発明のタイムチャートを図４を用いて説
明する。図４に示すように、装置Ａがハードウェアロッ
クをかけずに小領域を読みにいき（５１）、フェッチす
る（５２）。

【００４０】装置Ｂがソフトウェアロックの解放をした
（５３）後で、装置Ａがその小領域を読みにいき（５
４）その内容０をフェッチする（５５）。装置Ｂはソフ
トウェアロックを外している（５３）ので装置Ａはその
排他記憶域にロックビットがたってないことがわかる。
その時に限り装置Ａは他の装置に対してハードウェアロ
ックをかけ（５６）、ソフトウェアロックをかけて（５
７）小領域の読み込み（フェッチ）を行う（５８）。装
置Ａは、ハードウェアロックをかけた状態で小領域にロ
ックビットを書き込む（５９）。そして、装置Ａは、ハ
ードウェアロックの解放を行う（６０）。装置ＢＩＴ５
３に示すように、ソフトウェアロックははやく解放でき
るし、装置Ａも５９に示すように、ソフトウェアロック
を装置Ｂによるハードウェアロックによって妨げられず
にはやく行うことができる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
排他記憶域２の制御用小領域２−１をハードウェアによ
るロックなしに読み、更新中でないと判明したときにハ
ードウェアによるロックを獲得して更に更新中でない旨
と判明したときに更新中の旨を書き込んで解放すること
により、排他記憶域２の更新を排他的に行う構成を採用
しているため、ハードウェアによる制御用小領域２−１
のロックが獲得されている時間を短縮して競合を少なく
し、解放時に迅速にロックを獲得することができ、結果
として目的プログラムの高速処理化を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例構成図、

【図２】本発明のロック獲得処理フローチャート、

【図３】本発明の一実施例のより具体的なブロック図、

【図４】本発明の実施例の動作を示すタイムチャートで
ある。

【図５】従来のロック獲得処理フローチャートである。

【図６】従来例のタイムチャートである。

【図７】従来例のタイムチャートである。

【符号の説明】

１ 主記憶 ２ 排他記憶域 ２−１ ハードウェアによるロック対象の制御用小領
域 ３ 記憶制御装置 ４ ハードウェアロック制御機構 ４−１ アドレス比較器 ４−２ ロックアドレスレジスタ ５ 中央処理装置 ５−１ ソフトウェアロック制御回路 ６ 入出力処理装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと排他記憶域を有する主記憶を有す
   る計算機システムにおいて、前記排他記憶域（２）に設
   けられその排他記憶域にソフトウェアロックをかけるか
   否かの情報を含む制御用小領域（２−１）と、 前記制御用小領域に対してアクセスアドレスとロックア
   ドレスとの比較により排他制御を行うハードウェアロッ
   ク制御手段（４）と、 ＣＰＵ内のレジスタ情報によりハードウェアロックなし
   に前記制御用小領域を読み込み前記排他記憶域に対して
   排他制御を行うソフトウェアロック制御手段（５−１）
   とを有することを特徴とする排他記憶域制御方式。
2. 【請求項２】前記ソフトウェアロック制御手段はロック
   パターンを格納する第１のレジスタ手段（５−１１）
   と、 主記憶から読み出された前記排他記憶域の制御用小領域
   の情報を格納する第２のレジスタ手段（５−１２）と、 前記第１と第２のレジスタの内容を比較する比較手段
   （５−１３）と、 前記比較手段において、不一致の場合に前記ハードウェ
   アロック制御手段で前記制御用小領域にロックをかける
   ように通知するロック信号を生成し、再度制御用小領域
   を読み出して一致していて更にハードウェアロックがと
   られている時に前記ハードウェアロック制御手段にロッ
   クの解放を要求するためのアンロック信号を生成する制
   御手段（５−１４）とを有する請求項１記載の排他記憶
   域制御方式。
3. 【請求項３】前記制御手段は、前記比較手段において一
   致している場合、 ハードウェアロックによる小領域のロックの獲得前に、
   小領域のロックパターンの読み出しを繰り返すことを特
   徴とする請求項２記載の排他記憶域制御方式。
4. 【請求項４】前記制御手段は、ハードウェアロック制御
   手段による小領域のロックの獲得後、制御用小領域をフ
   ェッチし前記比較手段において、一致しない時は、ロッ
   クビットを前記制御用小領域にセットしたのち、ハード
   ウェアロックの解放を行うアンロック信号をアクティブ
   にする手段を有することを特徴とする請求項２記載の排
   他記憶域制御方式。
5. 【請求項５】前記ハードウェアロック制御手段（４）
   は、ハードウェアロックを行うべき主記憶のアドレスを
   セットするロックアドレスレジスタ（４−２）と、アク
   セスしたアドレスと前記ロックアドレスレジスタの内容
   を比較するアドレス比較手段（４−１）と、 ロック信号がアクティブになった時のアドレスを前記ロ
   ックアドレスレジスタにセットし、アドレス比較を有効
   にし、比較の結果一致した場合に、前記アクセスアドレ
   スによるアクセスのキャンセル信号をアクティブにし、
   アンロック信号がアクティブになった時に前記アドレス
   比較を無効にして前記キャンセル信号をインアクティブ
   にする制御を行う制御手段を有する請求項１記載の排他
   記憶域制御方式。
6. 【請求項６】主記憶上の排他記憶域の排他制御を行う排
   他記憶域制御方式において、 主記憶（１）上にもうけた排他記憶域（２）が排他的に
   更新中であるか否かを示すソフトウェアロック情報を格
   納する制御用小領域（２−１）と、 この制御用小領域（２−１）の内容の更新をハードウェ
   アによってロックするハードウェアロック獲得手段と、 上記排他記憶域（２）を排他的に更新する際に、上記制
   御用小領域（２−１）の内容をハードウェアロックなし
   で読んで排他記憶域（２）が更新中のときは小領域のフ
   ェッチを繰り返し、更新中でないときに前記小領域のハ
   ードウェアによるロックの獲得を前記ハードウェアロッ
   ク獲得手段によって行わせ、再び小領域のパターンをハ
   ードウェアロックがかかった状態で読み込み、前記小領
   域にロックビットがセットされていない場合には、ロッ
   クビットを前記小領域に書き込んでロックビットの更新
   を行うソフトウェアロック制御手段（５−１）と、 ハードウェアロックがかかっている状態で前記ソフトウ
   ェアロックパターンのロックビットがすでにセットされ
   ている場合、または前記ソフトウェアロック制御手段に
   よってロックビットを前記小領域にセットした場合、小
   領域のハードウェアによるロックを解放するハードウェ
   アロック解放手段（４）とを有する排他記憶域制御方
   式。