JP3093609B2 - キャッシュメモリの記憶一致制御装置及び方法 - Google Patents
キャッシュメモリの記憶一致制御装置及び方法Info
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- JP3093609B2 JP3093609B2 JP07192232A JP19223295A JP3093609B2 JP 3093609 B2 JP3093609 B2 JP 3093609B2 JP 07192232 A JP07192232 A JP 07192232A JP 19223295 A JP19223295 A JP 19223295A JP 3093609 B2 JP3093609 B2 JP 3093609B2
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Description
【０００１】
【発明の属する技術分野】本発明は各々がキャッシュメ
モリを備えた複数のプロセッサから構成されるマルチプ
ロセッサシステムにおけるキャッシュメモリの記憶一致
制御装置及び方法に関する。
モリを備えた複数のプロセッサから構成されるマルチプ
ロセッサシステムにおけるキャッシュメモリの記憶一致
制御装置及び方法に関する。
【０００２】
【従来の技術】キャッシュメモリ制御方式には、キャッ
シュ書き込み時に主記憶を更新しないストアイン方式
と、キャッシュ書き込み時には主記憶も更新するストア
スルー方式とがあるが、大規模なマルチプロセッサシス
テムにおいてはストアイン方式が適していると言われ
る。ストアイン方式の方がストアスルー方式に比べて主
記憶アクセス回数が少なくてすみ、システム全体の性能
が上がるからである。しかし、各々がストアイン方式の
キャッシュメモリを備えたプロセッサを複数台接続して
マルチプロセッサを構成する場合には、キャッシュメモ
リ間のデータの一致性制御が問題となる。
シュ書き込み時に主記憶を更新しないストアイン方式
と、キャッシュ書き込み時には主記憶も更新するストア
スルー方式とがあるが、大規模なマルチプロセッサシス
テムにおいてはストアイン方式が適していると言われ
る。ストアイン方式の方がストアスルー方式に比べて主
記憶アクセス回数が少なくてすみ、システム全体の性能
が上がるからである。しかし、各々がストアイン方式の
キャッシュメモリを備えたプロセッサを複数台接続して
マルチプロセッサを構成する場合には、キャッシュメモ
リ間のデータの一致性制御が問題となる。
【０００３】従来、この種の問題に対しては、あるプロ
セッサがデータをキャッシュメモリに書き込む場合に対
応するブロックが他プロセッサのキャッシュメモリに存
在するときは、他プロセッサのキャッシュメモリのブロ
ックを無効化（無効化ビットを立てる）することにより
データの一致制御を行なう（無効化方式）か、あるい
は、他プロセッサのキャッシュメモリにも書き込みに行
くことで一致制御を行なう（ブロードキャスト方式）こ
とにより対処している。
セッサがデータをキャッシュメモリに書き込む場合に対
応するブロックが他プロセッサのキャッシュメモリに存
在するときは、他プロセッサのキャッシュメモリのブロ
ックを無効化（無効化ビットを立てる）することにより
データの一致制御を行なう（無効化方式）か、あるい
は、他プロセッサのキャッシュメモリにも書き込みに行
くことで一致制御を行なう（ブロードキャスト方式）こ
とにより対処している。
【０００４】
【発明が解決しようとする課題】この従来のメモリ一致
性制御方式のうちの無効化方式では、プロセッサ間で共
有するデータに対しては、プロセッサ間で相互に無効化
し合うためデータ転送が増えるという問題がある。ここ
で、共有データとはＯＳが管理しているテーブルのデー
タなどを指し、複数のプロセッサが共に用いるようなデ
ータ、また複数のプログラムが共に用いるようなデータ
である。一方、ブロードキャスト方式では、共有データ
でない場合でも他プロセッサのキャッシュメモリにデー
タがあると、キャッシュ書き込み毎に他のプロセッサの
キャッシュメモリに書き込みにいくことになり、データ
の転送量が増えるという問題点が存在する。さらに、こ
れらの方式を用いたデータ処理装置の性能を低下させる
ことになる。
性制御方式のうちの無効化方式では、プロセッサ間で共
有するデータに対しては、プロセッサ間で相互に無効化
し合うためデータ転送が増えるという問題がある。ここ
で、共有データとはＯＳが管理しているテーブルのデー
タなどを指し、複数のプロセッサが共に用いるようなデ
ータ、また複数のプログラムが共に用いるようなデータ
である。一方、ブロードキャスト方式では、共有データ
でない場合でも他プロセッサのキャッシュメモリにデー
タがあると、キャッシュ書き込み毎に他のプロセッサの
キャッシュメモリに書き込みにいくことになり、データ
の転送量が増えるという問題点が存在する。さらに、こ
れらの方式を用いたデータ処理装置の性能を低下させる
ことになる。
【０００５】本発明は、あるプロセッサで共有データを
アクセスする場合に、要求するデータのアクセス開始時
に共有データロック取得の指令を出し、共有データロッ
クを取得できるかどうかを判定し、要求データで前回共
有データロックを取得していたプロセッサと同一かどう
かを判定し、共有データロックを取得し前回ロックを取
得していたプロセッサと同一でない場合、前回共有デー
タロックを取得していたプロセッサのキャッシュメモリ
の対応するブロックの内容で現在共有データロックを取
得しているプロセッサのキャッシュメモリの内容の更新
を行なうことにより、共有データを必要とするときのみ
メモリ一致の判定とキャッシュメモリ間のデータ転送を
行い、ブロードキャスト方式によるデータ転送増加を防
止し、また無効化方式によりメモリ一致無効化処理のた
めのキャッシュメモリ間制御処理の増加を避けメモリア
クセス性能を向上させる。
アクセスする場合に、要求するデータのアクセス開始時
に共有データロック取得の指令を出し、共有データロッ
クを取得できるかどうかを判定し、要求データで前回共
有データロックを取得していたプロセッサと同一かどう
かを判定し、共有データロックを取得し前回ロックを取
得していたプロセッサと同一でない場合、前回共有デー
タロックを取得していたプロセッサのキャッシュメモリ
の対応するブロックの内容で現在共有データロックを取
得しているプロセッサのキャッシュメモリの内容の更新
を行なうことにより、共有データを必要とするときのみ
メモリ一致の判定とキャッシュメモリ間のデータ転送を
行い、ブロードキャスト方式によるデータ転送増加を防
止し、また無効化方式によりメモリ一致無効化処理のた
めのキャッシュメモリ間制御処理の増加を避けメモリア
クセス性能を向上させる。
【０００６】
【課題を解決するための手段】本発明第一のキャッシュ
メモリの一致制御装置は、各々がキャッシュメモリを有
する複数のプロセッサと、該プロセッサによって共有さ
れる主記憶を備えるマルチプロセッサシステムにおける
キャッシュメモリの記憶一致制御装置において、前記キ
ャッシュメモリが全て接続された記憶制御ユニットを備
え、該記憶制御ユニットは、主記憶アドレスに対応した
アドレス単位毎にロック取得状況とロック取得プロセッ
サ番号を保持する機構と、ロック取得動作時に該ロック
取得状況によりロック取得可否を判定するロック取得判
定機構と、該ロック取得状況と該ロック取得プロセッサ
番号を更新する機構と、ロック取得時に同一主記憶アド
レスに対応した前回と今回のロック取得動作におけるロ
ック取得プロセッサ番号の相違を判定するプロセッサＩ
Ｄ判定機構と、該プロセッサＩＤ判定機構にてロック取
得プロセッサ番号が一致する場合を除いて、前回のロッ
ク取得動作におけるロック取得プロセッサ番号に対応す
るキャッシュメモリの内容を今回のロック取得動作にて
ロックを取得したプロセッサに対応するキャッシュメモ
リにコピーするキャッシュメモリ制御機構を有する。本
発明第二のキャッシュメモリの一致制御装置は、本発明
第一のキャッシュメモリの一致制御装置であって、前記
ロック取得状況と前記ロック取得プロセッサ番号の保持
をキャッシュメモリのブロックロード単位に行う手段
と、保持しているロック取得状況とロック取得プロセッ
サ番号に対応するロック取得時のロック取得アドレスの
単位をキャッシュメモリのブロックロード単位とする手
段を設けた。
メモリの一致制御装置は、各々がキャッシュメモリを有
する複数のプロセッサと、該プロセッサによって共有さ
れる主記憶を備えるマルチプロセッサシステムにおける
キャッシュメモリの記憶一致制御装置において、前記キ
ャッシュメモリが全て接続された記憶制御ユニットを備
え、該記憶制御ユニットは、主記憶アドレスに対応した
アドレス単位毎にロック取得状況とロック取得プロセッ
サ番号を保持する機構と、ロック取得動作時に該ロック
取得状況によりロック取得可否を判定するロック取得判
定機構と、該ロック取得状況と該ロック取得プロセッサ
番号を更新する機構と、ロック取得時に同一主記憶アド
レスに対応した前回と今回のロック取得動作におけるロ
ック取得プロセッサ番号の相違を判定するプロセッサＩ
Ｄ判定機構と、該プロセッサＩＤ判定機構にてロック取
得プロセッサ番号が一致する場合を除いて、前回のロッ
ク取得動作におけるロック取得プロセッサ番号に対応す
るキャッシュメモリの内容を今回のロック取得動作にて
ロックを取得したプロセッサに対応するキャッシュメモ
リにコピーするキャッシュメモリ制御機構を有する。本
発明第二のキャッシュメモリの一致制御装置は、本発明
第一のキャッシュメモリの一致制御装置であって、前記
ロック取得状況と前記ロック取得プロセッサ番号の保持
をキャッシュメモリのブロックロード単位に行う手段
と、保持しているロック取得状況とロック取得プロセッ
サ番号に対応するロック取得時のロック取得アドレスの
単位をキャッシュメモリのブロックロード単位とする手
段を設けた。
【０００７】本発明のキャッシュメモリの記憶一致制御
方法は、各々がキャッシュメモリを有する複数のプロセ
ッサと、該プロセッサによって共有される主記憶を備え
るマルチプロセッサシステムにおける各キャッシュメモ
リの記憶一致制御方法であって、主記憶全域について主
記憶アドレスに対応したロック取得状況とロック取得プ
ロセッサ番号からなるロック状態を保持し、複数のプロ
セッサで共有する主記憶上の共有データに対するアクセ
ス開始時に前記共有データの主記憶アドレスをもとにし
てロック取得を要求し、要求されたロック取得動作にお
いて前記共有データの主記憶アドレスに対応するロック
状態よりロックを取得できるか否か判定し、ロックを取
得できない場合は既に前記主記憶アドレスに対応し他の
プロセッサによって取得されているロックが解除される
まで該ロック取得動作はロックの取得を待ちあわせし、
ロックを取得できる場合に前記主記憶アドレスに対応す
る該ロック取得状況をロック取得中として更新し該ロッ
ク取得プロセッサ番号をロック取得したプロセッサのプ
ロセッサ番号で更新し、更新前の前記ロック状態のロッ
ク取得状況とロック取得プロセッサ番号によって以前に
同一主記憶アドレスでロックを取得していたプロセッサ
があることが判明した場合でかつ以前にロックを取得し
ていたプロセッサと今回のロック取得動作でロックを取
得したプロセッサが同一でないことが判明した場合に、
以前にロックを取得していたプロセッサのキャッシュメ
モリの内容で今回のロック取得動作でロックを取得した
プロセッサのキャッシュメモリの内容を更新する。
方法は、各々がキャッシュメモリを有する複数のプロセ
ッサと、該プロセッサによって共有される主記憶を備え
るマルチプロセッサシステムにおける各キャッシュメモ
リの記憶一致制御方法であって、主記憶全域について主
記憶アドレスに対応したロック取得状況とロック取得プ
ロセッサ番号からなるロック状態を保持し、複数のプロ
セッサで共有する主記憶上の共有データに対するアクセ
ス開始時に前記共有データの主記憶アドレスをもとにし
てロック取得を要求し、要求されたロック取得動作にお
いて前記共有データの主記憶アドレスに対応するロック
状態よりロックを取得できるか否か判定し、ロックを取
得できない場合は既に前記主記憶アドレスに対応し他の
プロセッサによって取得されているロックが解除される
まで該ロック取得動作はロックの取得を待ちあわせし、
ロックを取得できる場合に前記主記憶アドレスに対応す
る該ロック取得状況をロック取得中として更新し該ロッ
ク取得プロセッサ番号をロック取得したプロセッサのプ
ロセッサ番号で更新し、更新前の前記ロック状態のロッ
ク取得状況とロック取得プロセッサ番号によって以前に
同一主記憶アドレスでロックを取得していたプロセッサ
があることが判明した場合でかつ以前にロックを取得し
ていたプロセッサと今回のロック取得動作でロックを取
得したプロセッサが同一でないことが判明した場合に、
以前にロックを取得していたプロセッサのキャッシュメ
モリの内容で今回のロック取得動作でロックを取得した
プロセッサのキャッシュメモリの内容を更新する。
【０００８】
【発明の実施の形態】次に、本発明の実施例を図面を用
いて説明する。
いて説明する。
【０００９】先ず、本発明の実施しうるマルチプロセッ
サシステムの一例を図２に示す。このマルチプロセッサ
システムは、２つのＣＰＵ１，２と、ＣＰＵ対応のキャ
ッシュメモリ３，４と、記憶制御ユニット５と、主記憶
６とから構成され、キャッシュメモリ３，４と、記憶制
御ユニット５と、主記憶６とはシステムバス７で結合さ
れている。
サシステムの一例を図２に示す。このマルチプロセッサ
システムは、２つのＣＰＵ１，２と、ＣＰＵ対応のキャ
ッシュメモリ３，４と、記憶制御ユニット５と、主記憶
６とから構成され、キャッシュメモリ３，４と、記憶制
御ユニット５と、主記憶６とはシステムバス７で結合さ
れている。
【００１０】ＣＰＵはメモリアクセス時に、主記憶デー
タ読み出し指令または書き込み指令を対応するキャッシ
ュメモリへ送る。ＣＰＵ間のデータ共有を考慮しない
（考慮すべきか否かはＯＳが認識している）場合、要求
されたデータがキャッシュメモリにあればそのキャッシ
ュメモリからデータを取り出し、またはそのキャッシュ
メモリにデータを格納する。しかし要求されたデータが
キャッシュメモリにない場合にはキャッシュミスが生じ
る。そのときには、要求されたデータを含むブロック
を、主記憶からキャッシュメモリへ転送する。その後
は、キャッシュメモリにデータが存在した場合と同様に
動作する。このデータアクセス動作ではデータの共有な
しで動作しているので、他ＣＰＵに接続されているキャ
ッシュメモリに対応するブロックが存在するかどうかの
判定及び存在した場合の記憶一致のためのキャッシュメ
モリ制御は行われない。
タ読み出し指令または書き込み指令を対応するキャッシ
ュメモリへ送る。ＣＰＵ間のデータ共有を考慮しない
（考慮すべきか否かはＯＳが認識している）場合、要求
されたデータがキャッシュメモリにあればそのキャッシ
ュメモリからデータを取り出し、またはそのキャッシュ
メモリにデータを格納する。しかし要求されたデータが
キャッシュメモリにない場合にはキャッシュミスが生じ
る。そのときには、要求されたデータを含むブロック
を、主記憶からキャッシュメモリへ転送する。その後
は、キャッシュメモリにデータが存在した場合と同様に
動作する。このデータアクセス動作ではデータの共有な
しで動作しているので、他ＣＰＵに接続されているキャ
ッシュメモリに対応するブロックが存在するかどうかの
判定及び存在した場合の記憶一致のためのキャッシュメ
モリ制御は行われない。
【００１１】これに反して、ＣＰＵ間のデータ共有を考
慮する場合には、キャッシュメモリへの主記憶データ読
み出し指令または書き込み指令を行なう前に、ＣＰＵは
共有データロック取得の指令を対応するキャッシュメモ
リを通して記憶制御ユニット５へ送る。記憶制御ユニッ
ト５では、後述の方法により、要求されたアドレスのロ
ックが解除されていないことがわかれば待ち合わせ、ロ
ックが解除されていればロックを取得し、その結果を要
求したＣＰＵを返す。このとき、前回このアドレスでロ
ックを取得していたＣＰＵが同一ＣＰＵでなければ、前
回ロックを取得していたＣＰＵに接続されたキャッシュ
メモリの対応するブロックの内容を今回ロックを取得し
たＣＰＵに接続されているキャッシュメモリに転送す
る。
慮する場合には、キャッシュメモリへの主記憶データ読
み出し指令または書き込み指令を行なう前に、ＣＰＵは
共有データロック取得の指令を対応するキャッシュメモ
リを通して記憶制御ユニット５へ送る。記憶制御ユニッ
ト５では、後述の方法により、要求されたアドレスのロ
ックが解除されていないことがわかれば待ち合わせ、ロ
ックが解除されていればロックを取得し、その結果を要
求したＣＰＵを返す。このとき、前回このアドレスでロ
ックを取得していたＣＰＵが同一ＣＰＵでなければ、前
回ロックを取得していたＣＰＵに接続されたキャッシュ
メモリの対応するブロックの内容を今回ロックを取得し
たＣＰＵに接続されているキャッシュメモリに転送す
る。
【００１２】次いで、ＣＰＵから共有データに対する読
み出し指令または書き込み指令を対応するキャッシュメ
モリへ送り、そのキャッシュメモリでデータの取り出し
または格納が行われる。
み出し指令または書き込み指令を対応するキャッシュメ
モリへ送り、そのキャッシュメモリでデータの取り出し
または格納が行われる。
【００１３】一方、前回このアドレスでロックを取得し
ていたＣＰＵが同一ＣＰＵの場合もしくは初めてロック
を取得するアドレスであった場合は、データ共有を考慮
しないときと同様の動作をする。
ていたＣＰＵが同一ＣＰＵの場合もしくは初めてロック
を取得するアドレスであった場合は、データ共有を考慮
しないときと同様の動作をする。
【００１４】共有データアクセスを完了すると、ＣＰＵ
は取得していた共有データロック解除の指令を対応する
キャッシュメモリを通して記憶制御ユニット５へ送る。
記憶制御ユニット５は、ロック解除指令前に行われたデ
ータ書き込み動作が完了するのを待ち合わせてロック解
除指令完了をＣＰＵに返す。
は取得していた共有データロック解除の指令を対応する
キャッシュメモリを通して記憶制御ユニット５へ送る。
記憶制御ユニット５は、ロック解除指令前に行われたデ
ータ書き込み動作が完了するのを待ち合わせてロック解
除指令完了をＣＰＵに返す。
【００１５】次に、ＣＰＵ間のデータ共有を考慮する場
合のキャッシュメモリの制御の方法について以下に更に
詳しく説明する。まず、共有データロックについて図１
により説明する。共有データロックを管理制御する記憶
制御ユニット５は、ロックフラグ１０，ロック取得プロ
セッサＩＤ１１，ロック取得判定機構１２，プロセッサ
ＩＤ判定機構１３及びキャッシュメモリ制御機構１４か
ら構成される。
合のキャッシュメモリの制御の方法について以下に更に
詳しく説明する。まず、共有データロックについて図１
により説明する。共有データロックを管理制御する記憶
制御ユニット５は、ロックフラグ１０，ロック取得プロ
セッサＩＤ１１，ロック取得判定機構１２，プロセッサ
ＩＤ判定機構１３及びキャッシュメモリ制御機構１４か
ら構成される。
【００１６】ロックフラグ１０とロック取得プロセッサ
ＩＤ１１はロック取得対象となるアドレス単位に設けら
れ、ロックフラグ１０は当該アドレス単位がロックされ
ているか否か、またロック取得プロセッサＩＤ１１はロ
ックを取得しているプロセッサを示し、ＣＰＵからの共
有データロック取得指令で示された共有データロック取
得アドレスで一つのロックフラグとロック取得プロセッ
サＩＤが選択される。ロック取得判定機構１２は、共有
データロック取得アドレスにより選択されたロックフラ
グをもとにロック取得の可否を判定する。
ＩＤ１１はロック取得対象となるアドレス単位に設けら
れ、ロックフラグ１０は当該アドレス単位がロックされ
ているか否か、またロック取得プロセッサＩＤ１１はロ
ックを取得しているプロセッサを示し、ＣＰＵからの共
有データロック取得指令で示された共有データロック取
得アドレスで一つのロックフラグとロック取得プロセッ
サＩＤが選択される。ロック取得判定機構１２は、共有
データロック取得アドレスにより選択されたロックフラ
グをもとにロック取得の可否を判定する。
【００１７】また、プロセッサＩＤ判定機構１３は、選
択されたロック取得プロセッサＩＤとロック取得指令を
出したＣＰＵの識別番号が同一かどうか判定する。ロッ
ク取得可能のとき、プロセッサＩＤ判定機構１３は、要
求したＣＰＵと選択されたロック取得プロセッサＩＤに
格納されている前回のロック取得ＣＰＵを比較する。同
一でない場合、前回ロックを取得していたＣＰＵに対応
のキャッシュメモリの当該ブロックの内容ろ今回ロック
を取得したＣＰＵに接続されているキャッシュメモリに
転送する指示をキャッシュメモリ制御機構１４に送る。
そして、キャッシュメモリ制御機構１４によるキャッシ
ュメモリの転送終了後、記憶制御ユニット５における書
込機構（図示省略）により、ロックフラグ１０をロック
取得状態とするとともに、ロック取得指令を出したＣＰ
Ｕの識別番号を選択されたロック取得プロセッサＩＤ１
１に格納する。
択されたロック取得プロセッサＩＤとロック取得指令を
出したＣＰＵの識別番号が同一かどうか判定する。ロッ
ク取得可能のとき、プロセッサＩＤ判定機構１３は、要
求したＣＰＵと選択されたロック取得プロセッサＩＤに
格納されている前回のロック取得ＣＰＵを比較する。同
一でない場合、前回ロックを取得していたＣＰＵに対応
のキャッシュメモリの当該ブロックの内容ろ今回ロック
を取得したＣＰＵに接続されているキャッシュメモリに
転送する指示をキャッシュメモリ制御機構１４に送る。
そして、キャッシュメモリ制御機構１４によるキャッシ
ュメモリの転送終了後、記憶制御ユニット５における書
込機構（図示省略）により、ロックフラグ１０をロック
取得状態とするとともに、ロック取得指令を出したＣＰ
Ｕの識別番号を選択されたロック取得プロセッサＩＤ１
１に格納する。
【００１８】次に、ＣＰＵは共有データアクセス完了時
の共有データロック解除指令により、指定されたロック
フラグ１０をロック解除状態とし、キャッシュメモリ制
御機構１４により直前までにおこなわれたデータ書き込
み動作完了を待ち合わせる。
の共有データロック解除指令により、指定されたロック
フラグ１０をロック解除状態とし、キャッシュメモリ制
御機構１４により直前までにおこなわれたデータ書き込
み動作完了を待ち合わせる。
【００１９】なお、共有データロック取得指令に使用し
た共有データロック取得アドレス２０は、図３に示すよ
うに、キャッシュメモリのブロックロード単位に合わせ
て下位ビットを削除し記憶制御ユニット２１へ送り、ブ
ロックロード単位に保持するロックフラグとロック取得
プロセッサＩＤを指定することもできる。
た共有データロック取得アドレス２０は、図３に示すよ
うに、キャッシュメモリのブロックロード単位に合わせ
て下位ビットを削除し記憶制御ユニット２１へ送り、ブ
ロックロード単位に保持するロックフラグとロック取得
プロセッサＩＤを指定することもできる。
【００２０】次に、上述のような共有データロック機能
を用いたソフトウェアによりキャッシュメモリの記憶一
致処理の流れを図４により説明する。
を用いたソフトウェアによりキャッシュメモリの記憶一
致処理の流れを図４により説明する。
【００２１】まず、ソフトウェアにより共有データロッ
クの取得解除を行なうためｆｌａｓｈ命令とｓｙｎｃ命
令を新設する。ｆｌａｓｈ命令は共有データロック取得
指令を行ないｓｙｎｃ命令は共有データロック解除指令
を行なう。図１のＣＰＵ１で動作中のプログラムＸが主
記憶上のシステム共用テーブルを操作する処理１０１を
行なう場合、その直前にｆｌａｓｈ命令１００を実行
し、操作する共用テーブルのデータについてロックを取
得し、図１のキャッシュメモリ３の記憶一致処理を行わ
れ最新のデータへ更新される。これによりプログラムＸ
は最新のデータが反映された状態で共用テーブルを操作
する事ができる。処理１０１を完了後は、ｓｙｎｃ命令
１０２を実行し処理１０１で行なったメモリ書き込み動
作を全て完了させｆｌａｓｈ命令で行なったロックを解
除する。
クの取得解除を行なうためｆｌａｓｈ命令とｓｙｎｃ命
令を新設する。ｆｌａｓｈ命令は共有データロック取得
指令を行ないｓｙｎｃ命令は共有データロック解除指令
を行なう。図１のＣＰＵ１で動作中のプログラムＸが主
記憶上のシステム共用テーブルを操作する処理１０１を
行なう場合、その直前にｆｌａｓｈ命令１００を実行
し、操作する共用テーブルのデータについてロックを取
得し、図１のキャッシュメモリ３の記憶一致処理を行わ
れ最新のデータへ更新される。これによりプログラムＸ
は最新のデータが反映された状態で共用テーブルを操作
する事ができる。処理１０１を完了後は、ｓｙｎｃ命令
１０２を実行し処理１０１で行なったメモリ書き込み動
作を全て完了させｆｌａｓｈ命令で行なったロックを解
除する。
【００２２】一方、図１のＣＰＵ２上で動作するプログ
ラムＹもプログラムＸと同様に同じシステム共用テーブ
ルを操作する処理１１１を行なう。このときもｆｌａｓ
ｈ命令１１０を実行するが、ＣＰＵ１上のｆｌａｓｈ命
令１００実行よりも後に行われることとなるのでロック
取得のための待ち合わせが発生する。
ラムＹもプログラムＸと同様に同じシステム共用テーブ
ルを操作する処理１１１を行なう。このときもｆｌａｓ
ｈ命令１１０を実行するが、ＣＰＵ１上のｆｌａｓｈ命
令１００実行よりも後に行われることとなるのでロック
取得のための待ち合わせが発生する。
【００２３】ＣＰＵ１上でのｓｙｎｃ命令１０２実行に
よるロック解除により、プログラムＹのｆｌａｓｈ命令
１１０のロック待ち状態が解ける。ｆｌａｓｈ命令１１
０ではロックに成功すると、ＣＰＵ１に対応のキャッシ
ュメモリ３の該当ブロックの最新データをプログラムＹ
で使用するキャッシュメモリ４へコピーする。このコピ
ー処理によるキャッシュメモリの記憶一致処理完了によ
りｆｌａｓｈ命令１１０を完了する。この後、プログラ
ムＸの処理１０１の結果が反映された共用テーブルを使
用したプログラムＹの処理１１１が行われる。次に、プ
ログラムＹではｓｙｎｃ命令１１２を実行して処理１１
１で行なったメモリ書き込み動作を全て完了させｆｌａ
ｓｈ命令１１０で取得した共有テーブルロックを解除す
る。
よるロック解除により、プログラムＹのｆｌａｓｈ命令
１１０のロック待ち状態が解ける。ｆｌａｓｈ命令１１
０ではロックに成功すると、ＣＰＵ１に対応のキャッシ
ュメモリ３の該当ブロックの最新データをプログラムＹ
で使用するキャッシュメモリ４へコピーする。このコピ
ー処理によるキャッシュメモリの記憶一致処理完了によ
りｆｌａｓｈ命令１１０を完了する。この後、プログラ
ムＸの処理１０１の結果が反映された共用テーブルを使
用したプログラムＹの処理１１１が行われる。次に、プ
ログラムＹではｓｙｎｃ命令１１２を実行して処理１１
１で行なったメモリ書き込み動作を全て完了させｆｌａ
ｓｈ命令１１０で取得した共有テーブルロックを解除す
る。
【００２４】以上のように制御を行なう手段を設けるこ
とにより、効率の良いキャッシュメモリの記憶一致制御
を行なうことができ、マルチプロセッサシステムの性能
を向上させることができる。
とにより、効率の良いキャッシュメモリの記憶一致制御
を行なうことができ、マルチプロセッサシステムの性能
を向上させることができる。
【００２５】
【発明の効果】以上説明したように本発明は、共有デー
タのアクセスに際し、そのアクセス開始終了時に指令を
行い、その期間指定したメモリブロックを他プロセッサ
からアクセスされないようロックすることにより、従来
おこなわれていた転送データ１バイト単位の記憶一致制
御を止めることができ、データ転送の性能を上げる効果
がある。また、共有データを使用する時に、始めてキャ
ッシュメモリの記憶一致のため他キャッシュメモリに存
在する最新データを転送するため、キャッシュメモリを
有効に使用することができ、キャッシュメモリのヒット
率を上げる効果があり、ひいては、これらを用いたマル
チプロセッサシステムは同様の理由により性能を向上さ
れることができる。
タのアクセスに際し、そのアクセス開始終了時に指令を
行い、その期間指定したメモリブロックを他プロセッサ
からアクセスされないようロックすることにより、従来
おこなわれていた転送データ１バイト単位の記憶一致制
御を止めることができ、データ転送の性能を上げる効果
がある。また、共有データを使用する時に、始めてキャ
ッシュメモリの記憶一致のため他キャッシュメモリに存
在する最新データを転送するため、キャッシュメモリを
有効に使用することができ、キャッシュメモリのヒット
率を上げる効果があり、ひいては、これらを用いたマル
チプロセッサシステムは同様の理由により性能を向上さ
れることができる。
【図１】本発明の記憶制御ユニット構成を示す図であお
る。
る。
【図２】本発明が適用されるマルチプロセッサシステム
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】図１の記憶制御ユニットの入力するロックアド
レスの構造例を示す図である。
レスの構造例を示す図である。
【図４】本発明の共有データロック機能を用いたソフト
ウェアにより記憶一致処理の流れを示した図である。
ウェアにより記憶一致処理の流れを示した図である。
１，２ ＣＰＵ ３，４ キャッシュメモリ ５ 記憶制御ユニット ６ 主記憶 １０ ロックフラグ １１ ロック取得プロセッサＩＤ １２ ロック取得判定機構 １３ プロセッサＩＤ判定機構 １４ キャッシュメモリ制御機構 ２０ 共有データロックアドレス ２１ 記憶制御ユニット。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０６Ｆ 15/177 ６８２ Ｇ０６Ｆ 15/177 ６８２Ｆ (56)参考文献 特開 平５−40689（ＪＰ，Ａ) 特開 昭55−6633（ＪＰ，Ａ) 特開 昭62−226367（ＪＰ，Ａ) 特開 昭57−33471（ＪＰ，Ａ) 特開 平５−143453（ＪＰ，Ａ) 特開 平３−19049（ＪＰ，Ａ) 特開 平２−247751（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 15/16 - 15/177 G06F 9/46 G06F 12/00 - 12/00 549
Claims (3)
- 【請求項１】 各々がキャッシュメモリを有する複数の
プロセッサと、該プロセッサによって共有される主記憶
を備えるマルチプロセッサシステムにおけるキャッシュ
メモリの記憶一致制御装置において、前記キャッシュメ
モリが全て接続された記憶制御ユニットを備え、該記憶
制御ユニットは、主記憶アドレスに対応したアドレス単
位毎にロック取得状況とロック取得プロセッサ番号を保
持する機構と、ロック取得動作時に該ロック取得状況に
よりロック取得可否を判定するロック取得判定機構と、
該ロック取得状況と該ロック取得プロセッサ番号を更新
する機構と、ロック取得時に同一主記憶アドレスに対応
した前回と今回のロック取得動作におけるロック取得プ
ロセッサ番号の相違を判定するプロセッサＩＤ判定機構
と、該プロセッサＩＤ判定機構にてロック取得プロセッ
サ番号が一致する場合を除いて、前回のロック取得動作
におけるロック取得プロセッサ番号に対応するキャッシ
ュメモリの内容を今回のロック取得動作にてロックを取
得したプロセッサに対応するキャッシュメモリにコピー
するキャッシュメモリ制御機構を有することを特徴とす
るキャッシュメモリの記憶一致制御装置。 - 【請求項２】 前記ロック取得状況と前記ロック取得プ
ロセッサ番号の保持をキャッシュメモリのブロックロー
ド単位に行う手段と、保持しているロック取得状況とロ
ック取得プロセッサ番号に対応するロック取得時のロッ
ク取得アドレスの単位をキャッシュメモリのブロックロ
ード単位とする手段を設けたことを特徴とする請求項１
記載のキャッシュメモリの記憶一致制御装置。 - 【請求項３】 各々がキャッシュメモリを有する複数の
プロセッサと、該プロセッサによって共有される主記憶
を備えるマルチプロセッサシステムにおける各キャッシ
ュメモリの記憶一致制御方法であって、 主記憶全域について主記憶アドレスに対応したロック取
得状況とロック取得プロセッサ番号からなるロック状態
を保持し、複数のプロセッサで共有する主記憶上の共有
データに対するアクセス開始時に前記共有データの主記
憶アドレスをもとにしてロック取得を要求し、要求され
たロック取得動作において前記共有データの主記憶アド
レスに対応するロック状態よりロックを取得できるか否
か判定し、ロックを取得できない場合は既に前記主記憶
アドレスに対応し他のプロセッサによって取得されてい
るロックが解除されるまで該ロック取得動作はロックの
取得を待ちあわせし、ロックを取得できる場合に前記主
記憶アドレスに対応する該ロック取得状況をロック取得
中として更新し該ロック取得プロセッサ番号をロック取
得したプロセッサのプロセッサ番号で更新し、更新前の
前記ロック状態のロック取得状況とロック取得プロセッ
サ番号によって以前に同一主記憶アドレスでロックを取
得していたプロセッサがあることが判明した場合でかつ
以前にロックを取得していたプロセッサと今回のロック
取得動作でロックを取得したプロセッサが同一でないこ
とが判明した場合に、以前にロックを取得していたプロ
セッサのキャッシュメモリの内容で今回のロック取得動
作でロックを取得したプロセッサのキャッシュメモリの
内容を更新することを特徴とするキャッシュメモリの記
憶一致制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07192232A JP3093609B2 (ja) | 1995-07-27 | 1995-07-27 | キャッシュメモリの記憶一致制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07192232A JP3093609B2 (ja) | 1995-07-27 | 1995-07-27 | キャッシュメモリの記憶一致制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0944402A JPH0944402A (ja) | 1997-02-14 |
| JP3093609B2 true JP3093609B2 (ja) | 2000-10-03 |
Family
ID=16287861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07192232A Expired - Fee Related JP3093609B2 (ja) | 1995-07-27 | 1995-07-27 | キャッシュメモリの記憶一致制御装置及び方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3093609B2 (ja) |
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-
1995
- 1995-07-27 JP JP07192232A patent/JP3093609B2/ja not_active Expired - Fee Related
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| JPH0944402A (ja) | 1997-02-14 |
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