JPH0944402A - キャッシュメモリの記憶一致制御装置及び方法 - Google Patents
キャッシュメモリの記憶一致制御装置及び方法Info
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- JPH0944402A JPH0944402A JP7192232A JP19223295A JPH0944402A JP H0944402 A JPH0944402 A JP H0944402A JP 7192232 A JP7192232 A JP 7192232A JP 19223295 A JP19223295 A JP 19223295A JP H0944402 A JPH0944402 A JP H0944402A
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- cache memory
- processor
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Abstract
(57)【要約】
【課題】各プロセッサがキャッシュメモリを有するマル
チプロセッサシステムにおいて、キャッシュメモリの記
憶一致処理によるキャッシュメモリ間の無駄なデータ転
送を抑えデータ転送性能を上げる。 【解決手段】ロックフラグ１０とロック取得プロセッサ
ＩＤ１１からなるロック状態を保持しておき、共有デー
タロック取得アドレスで指定されたロックフラグ１０に
つきロック取得判定機構１２によりロック可否を判定す
る。ロック取得可でロック取得ＣＰＵ番号とロック取得
プロセッサＩＤより前回のプロセッサと同一かどうかを
プロセッサＩＤ判定機構１３で判定する。同一でない場
合にのみ、キャッシュメモリ制御機構１４により前回ロ
ック取得のプロセッサに接続されたキャッシュメモリか
らデータ転送して記憶一致処理を行なう。
チプロセッサシステムにおいて、キャッシュメモリの記
憶一致処理によるキャッシュメモリ間の無駄なデータ転
送を抑えデータ転送性能を上げる。 【解決手段】ロックフラグ１０とロック取得プロセッサ
ＩＤ１１からなるロック状態を保持しておき、共有デー
タロック取得アドレスで指定されたロックフラグ１０に
つきロック取得判定機構１２によりロック可否を判定す
る。ロック取得可でロック取得ＣＰＵ番号とロック取得
プロセッサＩＤより前回のプロセッサと同一かどうかを
プロセッサＩＤ判定機構１３で判定する。同一でない場
合にのみ、キャッシュメモリ制御機構１４により前回ロ
ック取得のプロセッサに接続されたキャッシュメモリか
らデータ転送して記憶一致処理を行なう。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は各々がキャッシュメ
モリを備えた複数のプロセッサから構成されるマルチプ
ロセッサシステムにおけるキャッシュメモリの記憶一致
制御装置及び方法に関する。
モリを備えた複数のプロセッサから構成されるマルチプ
ロセッサシステムにおけるキャッシュメモリの記憶一致
制御装置及び方法に関する。
【０００２】
【従来の技術】キャッシュメモリ制御方式には、キャッ
シュ書き込み時に主記憶を更新しないストアイン方式
と、キャッシュ書き込み時には主記憶も更新するストア
スルー方式とがあるが、大規模なマルチプロセッサシス
テムにおいてはストアイン方式が適していると言われ
る。ストアイン方式の方がストアスルー方式に比べて主
記憶アクセス回数が少なくてすみ、システム全体の性能
が上がるからである。しかし、各々がストアイン方式の
キャッシュメモリを備えたプロセッサを複数台接続して
マルチプロセッサを構成する場合には、キャッシュメモ
リ間のデータの一致性制御が問題となる。
シュ書き込み時に主記憶を更新しないストアイン方式
と、キャッシュ書き込み時には主記憶も更新するストア
スルー方式とがあるが、大規模なマルチプロセッサシス
テムにおいてはストアイン方式が適していると言われ
る。ストアイン方式の方がストアスルー方式に比べて主
記憶アクセス回数が少なくてすみ、システム全体の性能
が上がるからである。しかし、各々がストアイン方式の
キャッシュメモリを備えたプロセッサを複数台接続して
マルチプロセッサを構成する場合には、キャッシュメモ
リ間のデータの一致性制御が問題となる。
【０００３】従来、この種の問題に対しては、あるプロ
セッサがデータをキャッシュメモリに書き込む場合に対
応するブロックが他プロセッサのキャッシュメモリに存
在するときは、他プロセッサのキャッシュメモリのブロ
ックを無効化（無効化ビットを立てる）することにより
データの一致制御を行なう（無効化方式）か、あるい
は、他プロセッサのキャッシュメモリにも書き込みに行
くことで一致制御を行なう（ブロードキャスト方式）こ
とにより対処している。
セッサがデータをキャッシュメモリに書き込む場合に対
応するブロックが他プロセッサのキャッシュメモリに存
在するときは、他プロセッサのキャッシュメモリのブロ
ックを無効化（無効化ビットを立てる）することにより
データの一致制御を行なう（無効化方式）か、あるい
は、他プロセッサのキャッシュメモリにも書き込みに行
くことで一致制御を行なう（ブロードキャスト方式）こ
とにより対処している。
【０００４】
【発明が解決しようとする課題】この従来のメモリ一致
性制御方式のうちの無効化方式では、プロセッサ間で共
有するデータに対しては、プロセッサ間で相互に無効化
し合うためデータ転送が増えるという問題がある。ここ
で、共有データとはＯＳが管理しているテーブルのデー
タなどを指し、複数のプロセッサが共に用いるようなデ
ータ、また複数のプログラムが共に用いるようなデータ
である。一方、ブロードキャスト方式では、共有データ
でない場合でも他プロセッサのキャッシュメモリにデー
タがあると、キャッシュ書き込み毎に他のプロセッサの
キャッシュメモリに書き込みにいくことになり、データ
の転送量が増えるという問題点が存在する。さらに、こ
れらの方式を用いたデータ処理装置の性能を低下させる
ことになる。
性制御方式のうちの無効化方式では、プロセッサ間で共
有するデータに対しては、プロセッサ間で相互に無効化
し合うためデータ転送が増えるという問題がある。ここ
で、共有データとはＯＳが管理しているテーブルのデー
タなどを指し、複数のプロセッサが共に用いるようなデ
ータ、また複数のプログラムが共に用いるようなデータ
である。一方、ブロードキャスト方式では、共有データ
でない場合でも他プロセッサのキャッシュメモリにデー
タがあると、キャッシュ書き込み毎に他のプロセッサの
キャッシュメモリに書き込みにいくことになり、データ
の転送量が増えるという問題点が存在する。さらに、こ
れらの方式を用いたデータ処理装置の性能を低下させる
ことになる。
【０００５】本発明は、あるプロセッサで共有データを
アクセスする場合に、要求するデータのアクセス開始時
に共有データロック取得の指令を出し、共有データロッ
クを取得できるかどうかを判定し、要求データで前回共
有データロックを取得していたプロセッサと同一かどう
かを判定し、共有データロックを取得し前回ロックを取
得していたプロセッサと同一でない場合、前回共有デー
タロックを取得していたプロセッサのキャッシュメモリ
の対応するブロックの内容で現在共有データロックを取
得しているプロセッサのキャッシュメモリの内容の更新
を行なうことにより、共有データを必要とするときのみ
メモリ一致の判定とキャッシュメモリ間のデータ転送を
行い、ブロードキャスト方式によるデータ転送増加を防
止し、また無効化方式によりメモリ一致無効化処理のた
めのキャッシュメモリ間制御処理の増加を避けメモリア
クセス性能を向上させる。
アクセスする場合に、要求するデータのアクセス開始時
に共有データロック取得の指令を出し、共有データロッ
クを取得できるかどうかを判定し、要求データで前回共
有データロックを取得していたプロセッサと同一かどう
かを判定し、共有データロックを取得し前回ロックを取
得していたプロセッサと同一でない場合、前回共有デー
タロックを取得していたプロセッサのキャッシュメモリ
の対応するブロックの内容で現在共有データロックを取
得しているプロセッサのキャッシュメモリの内容の更新
を行なうことにより、共有データを必要とするときのみ
メモリ一致の判定とキャッシュメモリ間のデータ転送を
行い、ブロードキャスト方式によるデータ転送増加を防
止し、また無効化方式によりメモリ一致無効化処理のた
めのキャッシュメモリ間制御処理の増加を避けメモリア
クセス性能を向上させる。
【０００６】
【課題を解決するための手段】本発明の装置は、各々が
キャッシュメモリを有する複数のプロセッサと、該プロ
セッサによって共有される主記憶を備えるマルチプロセ
ッサシステムにおけるキャッシュメモリの一致制御装置
において、前記キャッシュメモリが全て接続された記憶
制御ユニットを備え、該記憶制御ユニットは、主記憶ア
ドレスに対応したアドレス単位毎にロック取得状況とロ
ック取得プロセッサ番号を保持する機構と、ロック取得
動作時に該ロック取得状況によりロック取得可否を判定
するロック取得判定機構と、該ロック取得状況と該ロッ
ク取得プロセッサ番号を更新する機構と、ロック取得時
に前回と今回のロック取得プロセッサ番号の相違を判定
するプロセッサＩＤ判定機構と、プロセッサ番号が一致
する場合を除いて、前回のプロセッサ番号に対応するキ
ャッシュメモリの内容を今回ロックを取得したプロセッ
サに対応するキャッシュメモリにコピーするキャッシュ
メモリ制御機構を有することを特徴とする。
キャッシュメモリを有する複数のプロセッサと、該プロ
セッサによって共有される主記憶を備えるマルチプロセ
ッサシステムにおけるキャッシュメモリの一致制御装置
において、前記キャッシュメモリが全て接続された記憶
制御ユニットを備え、該記憶制御ユニットは、主記憶ア
ドレスに対応したアドレス単位毎にロック取得状況とロ
ック取得プロセッサ番号を保持する機構と、ロック取得
動作時に該ロック取得状況によりロック取得可否を判定
するロック取得判定機構と、該ロック取得状況と該ロッ
ク取得プロセッサ番号を更新する機構と、ロック取得時
に前回と今回のロック取得プロセッサ番号の相違を判定
するプロセッサＩＤ判定機構と、プロセッサ番号が一致
する場合を除いて、前回のプロセッサ番号に対応するキ
ャッシュメモリの内容を今回ロックを取得したプロセッ
サに対応するキャッシュメモリにコピーするキャッシュ
メモリ制御機構を有することを特徴とする。
【０００７】本発明の方法は、各々がキャッシュメモリ
を有する複数のプロセッサと、該プロセッサによって共
有される主記憶を備えるマルチプロセッサシステムにお
ける各キャッシュメモリの記憶一致制御方法において、
前記複数のプロセッサで共有するデータに対しロックを
設定し、該共有データのアクセス開始時に該共有データ
のアドレスをもとにしてロックを取得し、該共有データ
のアクセス終了時にロックを解除し、主記憶のアドレス
をもとにして主記憶全域のロック取得状況と取得プロセ
ッサ番号からなるロック状態を保持し、いずれかのプロ
セッサで実行されるロック取得動作はそのアドレスに対
応する該ロック状態よりロックを取得できるか否かを判
定し、ロックを取得できる場合にそのアドレスに対応す
る該ロック状態をロック取得中として更新し、ロックを
取得できない場合は既に他のプロセッサにそのアドレス
で取得されているロックが解除されるまで該ロック取得
動作は完了を待ち合わせ、ロック取得成功時に、前記ロ
ック状態により以前に同一アドレスでロックを取得して
いたプロセッサがあることが判明した場合、以前にロッ
クを取得していたプロセッサのキャッシュメモリの内容
で今回ロックを取得したプロセッサのキャッシュメモリ
の内容を更新するが、そのプロセッサが今回ロックを取
得したプロセッサと同一であった場合には、キャッシュ
メモリの内容の更新処理をキャンセルすることを特徴と
する。
を有する複数のプロセッサと、該プロセッサによって共
有される主記憶を備えるマルチプロセッサシステムにお
ける各キャッシュメモリの記憶一致制御方法において、
前記複数のプロセッサで共有するデータに対しロックを
設定し、該共有データのアクセス開始時に該共有データ
のアドレスをもとにしてロックを取得し、該共有データ
のアクセス終了時にロックを解除し、主記憶のアドレス
をもとにして主記憶全域のロック取得状況と取得プロセ
ッサ番号からなるロック状態を保持し、いずれかのプロ
セッサで実行されるロック取得動作はそのアドレスに対
応する該ロック状態よりロックを取得できるか否かを判
定し、ロックを取得できる場合にそのアドレスに対応す
る該ロック状態をロック取得中として更新し、ロックを
取得できない場合は既に他のプロセッサにそのアドレス
で取得されているロックが解除されるまで該ロック取得
動作は完了を待ち合わせ、ロック取得成功時に、前記ロ
ック状態により以前に同一アドレスでロックを取得して
いたプロセッサがあることが判明した場合、以前にロッ
クを取得していたプロセッサのキャッシュメモリの内容
で今回ロックを取得したプロセッサのキャッシュメモリ
の内容を更新するが、そのプロセッサが今回ロックを取
得したプロセッサと同一であった場合には、キャッシュ
メモリの内容の更新処理をキャンセルすることを特徴と
する。
【０００８】
【発明の実施の形態】次に、本発明の実施例を図面を用
いて説明する。
いて説明する。
【０００９】先ず、本発明の実施しうるマルチプロセッ
サシステムの一例を図２に示す。このマルチプロセッサ
システムは、２つのＣＰＵ１，２と、ＣＰＵ対応のキャ
ッシュメモリ３，４と、記憶制御ユニット５と、主記憶
６とから構成され、キャッシュメモリ３，４と、記憶制
御ユニット５と、主記憶６とはシステムバス７で結合さ
れている。
サシステムの一例を図２に示す。このマルチプロセッサ
システムは、２つのＣＰＵ１，２と、ＣＰＵ対応のキャ
ッシュメモリ３，４と、記憶制御ユニット５と、主記憶
６とから構成され、キャッシュメモリ３，４と、記憶制
御ユニット５と、主記憶６とはシステムバス７で結合さ
れている。
【００１０】ＣＰＵはメモリアクセス時に、主記憶デー
タ読み出し指令または書き込み指令を対応するキャッシ
ュメモリへ送る。ＣＰＵ間のデータ共有を考慮しない
（考慮すべきか否かはＯＳが認識している）場合、要求
されたデータがキャッシュメモリにあればそのキャッシ
ュメモリからデータを取り出し、またはそのキャッシュ
メモリにデータを格納する。しかし要求されたデータが
キャッシュメモリにない場合にはキャッシュミスが生じ
る。そのときには、要求されたデータを含むブロック
を、主記憶からキャッシュメモリへ転送する。その後
は、キャッシュメモリにデータが存在した場合と同様に
動作する。このデータアクセス動作ではデータの共有な
しで動作しているので、他ＣＰＵに接続されているキャ
ッシュメモリに対応するブロックが存在するかどうかの
判定及び存在した場合の記憶一致のためのキャッシュメ
モリ制御は行われない。
タ読み出し指令または書き込み指令を対応するキャッシ
ュメモリへ送る。ＣＰＵ間のデータ共有を考慮しない
（考慮すべきか否かはＯＳが認識している）場合、要求
されたデータがキャッシュメモリにあればそのキャッシ
ュメモリからデータを取り出し、またはそのキャッシュ
メモリにデータを格納する。しかし要求されたデータが
キャッシュメモリにない場合にはキャッシュミスが生じ
る。そのときには、要求されたデータを含むブロック
を、主記憶からキャッシュメモリへ転送する。その後
は、キャッシュメモリにデータが存在した場合と同様に
動作する。このデータアクセス動作ではデータの共有な
しで動作しているので、他ＣＰＵに接続されているキャ
ッシュメモリに対応するブロックが存在するかどうかの
判定及び存在した場合の記憶一致のためのキャッシュメ
モリ制御は行われない。
【００１１】これに反して、ＣＰＵ間のデータ共有を考
慮する場合には、キャッシュメモリへの主記憶データ読
み出し指令または書き込み指令を行なう前に、ＣＰＵは
共有データロック取得の指令を対応するキャッシュメモ
リを通して記憶制御ユニット５へ送る。記憶制御ユニッ
ト５では、後述の方法により、要求されたアドレスのロ
ックが解除されていないことがわかれば待ち合わせ、ロ
ックが解除されていればロックを取得し、その結果を要
求したＣＰＵを返す。このとき、前回このアドレスでロ
ックを取得していたＣＰＵが同一ＣＰＵでなければ、前
回ロックを取得していたＣＰＵに接続されたキャッシュ
メモリの対応するブロックの内容を今回ロックを取得し
たＣＰＵに接続されているキャッシュメモリに転送す
る。
慮する場合には、キャッシュメモリへの主記憶データ読
み出し指令または書き込み指令を行なう前に、ＣＰＵは
共有データロック取得の指令を対応するキャッシュメモ
リを通して記憶制御ユニット５へ送る。記憶制御ユニッ
ト５では、後述の方法により、要求されたアドレスのロ
ックが解除されていないことがわかれば待ち合わせ、ロ
ックが解除されていればロックを取得し、その結果を要
求したＣＰＵを返す。このとき、前回このアドレスでロ
ックを取得していたＣＰＵが同一ＣＰＵでなければ、前
回ロックを取得していたＣＰＵに接続されたキャッシュ
メモリの対応するブロックの内容を今回ロックを取得し
たＣＰＵに接続されているキャッシュメモリに転送す
る。
【００１２】次いで、ＣＰＵから共有データに対する読
み出し指令または書き込み指令を対応するキャッシュメ
モリへ送り、そのキャッシュメモリでデータの取り出し
または格納が行われる。
み出し指令または書き込み指令を対応するキャッシュメ
モリへ送り、そのキャッシュメモリでデータの取り出し
または格納が行われる。
【００１３】一方、前回このアドレスでロックを取得し
ていたＣＰＵが同一ＣＰＵの場合もしくは初めてロック
を取得するアドレスであった場合は、データ共有を考慮
しないときと同様の動作をする。
ていたＣＰＵが同一ＣＰＵの場合もしくは初めてロック
を取得するアドレスであった場合は、データ共有を考慮
しないときと同様の動作をする。
【００１４】共有データアクセスを完了すると、ＣＰＵ
は取得していた共有データロック解除の指令を対応する
キャッシュメモリを通して記憶制御ユニット５へ送る。
記憶制御ユニット５は、ロック解除指令前に行われたデ
ータ書き込み動作が完了するのを待ち合わせてロック解
除指令完了をＣＰＵに返す。
は取得していた共有データロック解除の指令を対応する
キャッシュメモリを通して記憶制御ユニット５へ送る。
記憶制御ユニット５は、ロック解除指令前に行われたデ
ータ書き込み動作が完了するのを待ち合わせてロック解
除指令完了をＣＰＵに返す。
【００１５】次に、ＣＰＵ間のデータ共有を考慮する場
合のキャッシュメモリの制御の方法について以下に更に
詳しく説明する。まず、共有データロックについて図１
により説明する。共有データロックを管理制御する記憶
制御ユニット５は、ロックフラグ１０，ロック取得プロ
セッサＩＤ１１，ロック取得判定機構１２，プロセッサ
ＩＤ判定機構１３及びキャッシュメモリ制御機構１４か
ら構成される。
合のキャッシュメモリの制御の方法について以下に更に
詳しく説明する。まず、共有データロックについて図１
により説明する。共有データロックを管理制御する記憶
制御ユニット５は、ロックフラグ１０，ロック取得プロ
セッサＩＤ１１，ロック取得判定機構１２，プロセッサ
ＩＤ判定機構１３及びキャッシュメモリ制御機構１４か
ら構成される。
【００１６】ロックフラグ１０とロック取得プロセッサ
ＩＤ１１はロック取得対象となるアドレス単位に設けら
れ、ロックフラグ１０は当該アドレス単位がロックされ
ているか否か、またロック取得プロセッサＩＤ１１はロ
ックを取得しているプロセッサを示し、ＣＰＵからの共
有データロック取得指令で示された共有データロック取
得アドレスで一つのロックフラグとロック取得プロセッ
サＩＤが選択される。ロック取得判定機構１２は、共有
データロック取得アドレスにより選択されたロックフラ
グをもとにロック取得の可否を判定する。
ＩＤ１１はロック取得対象となるアドレス単位に設けら
れ、ロックフラグ１０は当該アドレス単位がロックされ
ているか否か、またロック取得プロセッサＩＤ１１はロ
ックを取得しているプロセッサを示し、ＣＰＵからの共
有データロック取得指令で示された共有データロック取
得アドレスで一つのロックフラグとロック取得プロセッ
サＩＤが選択される。ロック取得判定機構１２は、共有
データロック取得アドレスにより選択されたロックフラ
グをもとにロック取得の可否を判定する。
【００１７】また、プロセッサＩＤ判定機構１３は、選
択されたロック取得プロセッサＩＤとロック取得指令を
出したＣＰＵの識別番号が同一かどうか判定する。ロッ
ク取得可能のとき、プロセッサＩＤ判定機構１３は、要
求したＣＰＵと選択されたロック取得プロセッサＩＤに
格納されている前回のロック取得ＣＰＵを比較する。同
一でない場合、前回ロックを取得していたＣＰＵに対応
のキャッシュメモリの当該ブロックの内容ろ今回ロック
を取得したＣＰＵに接続されているキャッシュメモリに
転送する指示をキャッシュメモリ制御機構１４に送る。
そして、キャッシュメモリ制御機構１４によるキャッシ
ュメモリの転送終了後、記憶制御ユニット５における書
込機構（図示省略）により、ロックフラグ１０をロック
取得状態とするとともに、ロック取得指令を出したＣＰ
Ｕの識別番号を選択されたロック取得プロセッサＩＤ１
１に格納する。
択されたロック取得プロセッサＩＤとロック取得指令を
出したＣＰＵの識別番号が同一かどうか判定する。ロッ
ク取得可能のとき、プロセッサＩＤ判定機構１３は、要
求したＣＰＵと選択されたロック取得プロセッサＩＤに
格納されている前回のロック取得ＣＰＵを比較する。同
一でない場合、前回ロックを取得していたＣＰＵに対応
のキャッシュメモリの当該ブロックの内容ろ今回ロック
を取得したＣＰＵに接続されているキャッシュメモリに
転送する指示をキャッシュメモリ制御機構１４に送る。
そして、キャッシュメモリ制御機構１４によるキャッシ
ュメモリの転送終了後、記憶制御ユニット５における書
込機構（図示省略）により、ロックフラグ１０をロック
取得状態とするとともに、ロック取得指令を出したＣＰ
Ｕの識別番号を選択されたロック取得プロセッサＩＤ１
１に格納する。
【００１８】次に、ＣＰＵは共有データアクセス完了時
の共有データロック解除指令により、指定されたロック
フラグ１０をロック解除状態とし、キャッシュメモリ制
御機構１４により直前までにおこなわれたデータ書き込
み動作完了を待ち合わせる。
の共有データロック解除指令により、指定されたロック
フラグ１０をロック解除状態とし、キャッシュメモリ制
御機構１４により直前までにおこなわれたデータ書き込
み動作完了を待ち合わせる。
【００１９】なお、共有データロック取得指令に使用し
た共有データロック取得アドレス２０は、図３に示すよ
うに、キャッシュメモリのブロックロード単位に合わせ
て下位ビットを削除し記憶制御ユニット２１へ送り、ブ
ロックロード単位に保持するロックフラグとロック取得
プロセッサＩＤを指定することもできる。
た共有データロック取得アドレス２０は、図３に示すよ
うに、キャッシュメモリのブロックロード単位に合わせ
て下位ビットを削除し記憶制御ユニット２１へ送り、ブ
ロックロード単位に保持するロックフラグとロック取得
プロセッサＩＤを指定することもできる。
【００２０】次に、上述のような共有データロック機能
を用いたソフトウェアによりキャッシュメモリの記憶一
致処理の流れを図４により説明する。
を用いたソフトウェアによりキャッシュメモリの記憶一
致処理の流れを図４により説明する。
【００２１】まず、ソフトウェアにより共有データロッ
クの取得解除を行なうためｆｌａｓｈ命令とｓｙｎｃ命
令を新設する。ｆｌａｓｈ命令は共有データロック取得
指令を行ないｓｙｎｃ命令は共有データロック解除指令
を行なう。図１のＣＰＵ１で動作中のプログラムＸが主
記憶上のシステム共用テーブルを操作する処理１０１を
行なう場合、その直前にｆｌａｓｈ命令１００を実行
し、操作する共用テーブルのデータについてロックを取
得し、図１のキャッシュメモリ３の記憶一致処理を行わ
れ最新のデータへ更新される。これによりプログラムＸ
は最新のデータが反映された状態で共用テーブルを操作
する事ができる。処理１０１を完了後は、ｓｙｎｃ命令
１０２を実行し処理１０１で行なったメモリ書き込み動
作を全て完了させｆｌａｓｈ命令で行なったロックを解
除する。
クの取得解除を行なうためｆｌａｓｈ命令とｓｙｎｃ命
令を新設する。ｆｌａｓｈ命令は共有データロック取得
指令を行ないｓｙｎｃ命令は共有データロック解除指令
を行なう。図１のＣＰＵ１で動作中のプログラムＸが主
記憶上のシステム共用テーブルを操作する処理１０１を
行なう場合、その直前にｆｌａｓｈ命令１００を実行
し、操作する共用テーブルのデータについてロックを取
得し、図１のキャッシュメモリ３の記憶一致処理を行わ
れ最新のデータへ更新される。これによりプログラムＸ
は最新のデータが反映された状態で共用テーブルを操作
する事ができる。処理１０１を完了後は、ｓｙｎｃ命令
１０２を実行し処理１０１で行なったメモリ書き込み動
作を全て完了させｆｌａｓｈ命令で行なったロックを解
除する。
【００２２】一方、図１のＣＰＵ２上で動作するプログ
ラムＹもプログラムＸと同様に同じシステム共用テーブ
ルを操作する処理１１１を行なう。このときもｆｌａｓ
ｈ命令１１０を実行するが、ＣＰＵ１上のｆｌａｓｈ命
令１００実行よりも後に行われることとなるのでロック
取得のための待ち合わせが発生する。
ラムＹもプログラムＸと同様に同じシステム共用テーブ
ルを操作する処理１１１を行なう。このときもｆｌａｓ
ｈ命令１１０を実行するが、ＣＰＵ１上のｆｌａｓｈ命
令１００実行よりも後に行われることとなるのでロック
取得のための待ち合わせが発生する。
【００２３】ＣＰＵ１上でのｓｙｎｃ命令１０２実行に
よるロック解除により、プログラムＹのｆｌａｓｈ命令
１１０のロック待ち状態が解ける。ｆｌａｓｈ命令１１
０ではロックに成功すると、ＣＰＵ１に対応のキャッシ
ュメモリ３の該当ブロックの最新データをプログラムＹ
で使用するキャッシュメモリ４へコピーする。このコピ
ー処理によるキャッシュメモリの記憶一致処理完了によ
りｆｌａｓｈ命令１１０を完了する。この後、プログラ
ムＸの処理１０１の結果が反映された共用テーブルを使
用したプログラムＹの処理１１１が行われる。次に、プ
ログラムＹではｓｙｎｃ命令１１２を実行して処理１１
１で行なったメモリ書き込み動作を全て完了させｆｌａ
ｓｈ命令１１０で取得した共有テーブルロックを解除す
る。
よるロック解除により、プログラムＹのｆｌａｓｈ命令
１１０のロック待ち状態が解ける。ｆｌａｓｈ命令１１
０ではロックに成功すると、ＣＰＵ１に対応のキャッシ
ュメモリ３の該当ブロックの最新データをプログラムＹ
で使用するキャッシュメモリ４へコピーする。このコピ
ー処理によるキャッシュメモリの記憶一致処理完了によ
りｆｌａｓｈ命令１１０を完了する。この後、プログラ
ムＸの処理１０１の結果が反映された共用テーブルを使
用したプログラムＹの処理１１１が行われる。次に、プ
ログラムＹではｓｙｎｃ命令１１２を実行して処理１１
１で行なったメモリ書き込み動作を全て完了させｆｌａ
ｓｈ命令１１０で取得した共有テーブルロックを解除す
る。
【００２４】以上のように制御を行なう手段を設けるこ
とにより、効率の良いキャッシュメモリの記憶一致制御
を行なうことができ、マルチプロセッサシステムの性能
を向上させることができる。
とにより、効率の良いキャッシュメモリの記憶一致制御
を行なうことができ、マルチプロセッサシステムの性能
を向上させることができる。
【００２５】
【発明の効果】以上説明したように本発明は、共有デー
タのアクセスに際し、そのアクセス開始終了時に指令を
行い、その期間指定したメモリブロックを他プロセッサ
からアクセスされないようロックすることにより、従来
おこなわれていた転送データ１バイト単位の記憶一致制
御を止めることができ、データ転送の性能を上げる効果
がある。また、共有データを使用する時に、始めてキャ
ッシュメモリの記憶一致のため他キャッシュメモリに存
在する最新データを転送するため、キャッシュメモリを
有効に使用することができ、キャッシュメモリのヒット
率を上げる効果があり、ひいては、これらを用いたマル
チプロセッサシステムは同様の理由により性能を向上さ
れることができる。
タのアクセスに際し、そのアクセス開始終了時に指令を
行い、その期間指定したメモリブロックを他プロセッサ
からアクセスされないようロックすることにより、従来
おこなわれていた転送データ１バイト単位の記憶一致制
御を止めることができ、データ転送の性能を上げる効果
がある。また、共有データを使用する時に、始めてキャ
ッシュメモリの記憶一致のため他キャッシュメモリに存
在する最新データを転送するため、キャッシュメモリを
有効に使用することができ、キャッシュメモリのヒット
率を上げる効果があり、ひいては、これらを用いたマル
チプロセッサシステムは同様の理由により性能を向上さ
れることができる。
【図１】本発明の記憶制御ユニット構成を示す図であお
る。
る。
【図２】本発明が適用されるマルチプロセッサシステム
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】図１の記憶制御ユニットの入力するロックアド
レスの構造例を示す図である。
レスの構造例を示す図である。
【図４】本発明の共有データロック機能を用いたソフト
ウェアにより記憶一致処理の流れを示した図である。
ウェアにより記憶一致処理の流れを示した図である。
１，２ ＣＰＵ ３，４ キャッシュメモリ ５ 記憶制御ユニット ６ 主記憶 １０ ロックフラグ １１ ロック取得プロセッサＩＤ １２ ロック取得判定機構 １３ プロセッサＩＤ判定機構 １４ キャッシュメモリ制御機構 ２０ 共有データロックアドレス ２１ 記憶制御ユニット。
Claims (3)
- 【請求項１】 各々がキャッシュメモリを有する複数の
プロセッサと、該プロセッサによって共有される主記憶
を備えるマルチプロセッサシステムにおけるキャッシュ
メモリの一致制御装置において、前記キャッシュメモリ
が全て接続された記憶制御ユニットを備え、 該記憶制御ユニットは、主記憶アドレスに対応したアド
レス単位毎にロック取得状況とロック取得プロセッサ番
号を保持する機構と、ロック取得動作時に該ロック取得
状況によりロック取得可否を判定するロック取得判定機
構と、該ロック取得状況と該ロック取得プロセッサ番号
を更新する機構と、ロック取得時に前回と今回のロック
取得プロセッサ番号の相違を判定するプロセッサＩＤ判
定機構と、プロセッサ番号が一致する場合を除いて、前
回のプロセッサ番号に対応するキャッシュメモリの内容
を今回ロックを取得したプロセッサに対応するキャッシ
ュメモリにコピーするキャッシュメモリ制御機構を有す
ることを特徴とするキャッシュメモリの一致制御装置。 - 【請求項２】 前記ロック取得状態保持をキャッシュの
ブロックロード単位に行なう手段と、ロック取得状態保
持中の場所を示すロック取得時のアドレス単位をキャッ
シュメモリのブロックロード単位とする手段を設けたこ
とを特徴とする請求項１記載のキャッシュメモリの記憶
一致制御装置。 - 【請求項３】 各々がキャッシュメモリを有する複数の
プロセッサと、該プロセッサによって共有される主記憶
を備えるマルチプロセッサシステムにおける各キャッシ
ュメモリの記憶一致制御方法において、 前記複数のプロセッサで共有するデータに対しロックを
設定し、該共有データのアクセス開始時に該共有データ
のアドレスをもとにしてロックを取得し、該共有データ
のアクセス終了時にロックを解除し、主記憶のアドレス
をもとにして主記憶全域のロック取得状況と取得プロセ
ッサ番号からなるロック状態を保持し、いずれかのプロ
セッサで実行されるロック取得動作はそのアドレスに対
応する該ロック状態よりロックを取得できるか否かを判
定し、ロックを取得できる場合にそのアドレスに対応す
る該ロック状態をロック取得中として更新し、ロックを
取得できない場合は既に他のプロセッサにそのアドレス
で取得されているロックが解除されるまで該ロック取得
動作は完了を待ち合わせ、ロック取得成功時に、前記ロ
ック状態により以前に同一アドレスでロックを取得して
いたプロセッサがあることが判明した場合、以前にロッ
クを取得していたプロセッサのキャッシュメモリの内容
で今回ロックを取得したプロセッサのキャッシュメモリ
の内容を更新するが、そのプロセッサが今回ロックを取
得したプロセッサと同一であった場合には、キャッシュ
メモリの内容の更新処理をキャンセルすることを特徴と
するキャッシュメモリの記憶一致制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07192232A JP3093609B2 (ja) | 1995-07-27 | 1995-07-27 | キャッシュメモリの記憶一致制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07192232A JP3093609B2 (ja) | 1995-07-27 | 1995-07-27 | キャッシュメモリの記憶一致制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0944402A true JPH0944402A (ja) | 1997-02-14 |
| JP3093609B2 JP3093609B2 (ja) | 2000-10-03 |
Family
ID=16287861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07192232A Expired - Fee Related JP3093609B2 (ja) | 1995-07-27 | 1995-07-27 | キャッシュメモリの記憶一致制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093609B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1995
- 1995-07-27 JP JP07192232A patent/JP3093609B2/ja not_active Expired - Fee Related
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