JPH0467226B2 - - Google Patents
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- JPH0467226B2 JPH0467226B2 JP10951282A JP10951282A JPH0467226B2 JP H0467226 B2 JPH0467226 B2 JP H0467226B2 JP 10951282 A JP10951282 A JP 10951282A JP 10951282 A JP10951282 A JP 10951282A JP H0467226 B2 JPH0467226 B2 JP H0467226B2
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- interlock
- processor
- output
- signal
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- Prior art date
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のプロセツサが同時に同種の操作
を行なうことを禁止するマルチプロセツサシステ
ムにおけるインタロツク方式に関する。
を行なうことを禁止するマルチプロセツサシステ
ムにおけるインタロツク方式に関する。
複数のプロセツサがメモリなどの各種資源を共
有するマルチプロセツサシステムでは、各プロセ
ツサが同時に同種の操作を行なうことを禁止する
いわゆるインクロツク機構が設けられているのが
一般的である。従来、この種のインタロツク機構
は次のようにして実現されていた。すなわち第１
図に示される従来のマルチプロセツサシステムで
は、Test and Setという命令（以下TS命令と称
する）と、Store Byteという命令（以下、STB
命令と称する）とが用意されており、例えばプロ
セツサ（以下、Ｐと称する）１０1がメモリ２０
の或るブロツクを参照するなどの特定種類の操作
を行なう場合に、まずＰ１０1は上記TS命令を実
行するようになつている。このTS命令はメモリ
制御装置３０を介してメモリ２０の当該命令で指
定される番地の１バイトデータ（制御データと称
される）を読み取り、当該データが例えば全て論
理“０”の場合に上記指定番地の内容を全て論理
“１”に書き替える命令である。このTS命令によ
つて上述の書き替えが終了すると、Ｐ１０1は上
記特定種類の操作を行なう。そして、Ｐ１０1が
当該特定種類の操作を実行している際中に他のＰ
１０2〜１０ｎがこの種の操作を行なうために上
記TS命令を実行しても、上記指定番地の内容が
インタロツク状態を示す論理“１”となつている
ため、Ｐ１０1と同種の操作（この例ではメモリ
参照）を行なうことは禁止される。これに対し、
STB命令は上記特定種類の操作が終了した後に
実行される命令で、上記指定番地の内容（制御デ
ータ）を全て論理“０”に戻す命令である。この
STB命令が実行されることにより他のＰ（プロセ
ツサ）がＰ１０1と同様の手順で上記特定種類の
操作を行なうことが可能となる。このように従来
のマルチプロセツサシステムでは、TS命令と
STB命令とを利用してソフトウエアレベルでの
インタロツク機構を実現していた。すなわち、
TS命令でインタロツクをかけ、STB命令でイン
タロツクをはずすことができる。
有するマルチプロセツサシステムでは、各プロセ
ツサが同時に同種の操作を行なうことを禁止する
いわゆるインクロツク機構が設けられているのが
一般的である。従来、この種のインタロツク機構
は次のようにして実現されていた。すなわち第１
図に示される従来のマルチプロセツサシステムで
は、Test and Setという命令（以下TS命令と称
する）と、Store Byteという命令（以下、STB
命令と称する）とが用意されており、例えばプロ
セツサ（以下、Ｐと称する）１０1がメモリ２０
の或るブロツクを参照するなどの特定種類の操作
を行なう場合に、まずＰ１０1は上記TS命令を実
行するようになつている。このTS命令はメモリ
制御装置３０を介してメモリ２０の当該命令で指
定される番地の１バイトデータ（制御データと称
される）を読み取り、当該データが例えば全て論
理“０”の場合に上記指定番地の内容を全て論理
“１”に書き替える命令である。このTS命令によ
つて上述の書き替えが終了すると、Ｐ１０1は上
記特定種類の操作を行なう。そして、Ｐ１０1が
当該特定種類の操作を実行している際中に他のＰ
１０2〜１０ｎがこの種の操作を行なうために上
記TS命令を実行しても、上記指定番地の内容が
インタロツク状態を示す論理“１”となつている
ため、Ｐ１０1と同種の操作（この例ではメモリ
参照）を行なうことは禁止される。これに対し、
STB命令は上記特定種類の操作が終了した後に
実行される命令で、上記指定番地の内容（制御デ
ータ）を全て論理“０”に戻す命令である。この
STB命令が実行されることにより他のＰ（プロセ
ツサ）がＰ１０1と同様の手順で上記特定種類の
操作を行なうことが可能となる。このように従来
のマルチプロセツサシステムでは、TS命令と
STB命令とを利用してソフトウエアレベルでの
インタロツク機構を実現していた。すなわち、
TS命令でインタロツクをかけ、STB命令でイン
タロツクをはずすことができる。
しかし、上述した従来のインタロツク方式で
は、インタロツクのためにメモリ２０の特定領域
に制御データを用意しなければならず、しかも当
該制御データは誤つて書き替えられる危険に常に
さらされており、誤つて書き替えられた場合には
インタロツク機構が有効に機能されない欠点があ
つた。
は、インタロツクのためにメモリ２０の特定領域
に制御データを用意しなければならず、しかも当
該制御データは誤つて書き替えられる危険に常に
さらされており、誤つて書き替えられた場合には
インタロツク機構が有効に機能されない欠点があ
つた。
本発明は上記事情に鑑みてなされたものでその
目的は、メモリ参照を前提としないインタロツク
機構の実現が図れ、もつてメモリ上に制御データ
を用意することが不要となり、確実なインタロツ
クが行なえるマルチプロセツサシステムにおける
インタロツク方式を提供することにある。
目的は、メモリ参照を前提としないインタロツク
機構の実現が図れ、もつてメモリ上に制御データ
を用意することが不要となり、確実なインタロツ
クが行なえるマルチプロセツサシステムにおける
インタロツク方式を提供することにある。
本発明は各プロセツサがメモリを参照すること
を制御するメモリ制御装置から論理的に独立して
いるインタロツク回路を設け、このインタロツク
回路にプロセツサが働きかけることによりインタ
ロツクをかけたり、インタロツクをはずしたりす
るようにしている。そこで本発明ではオペランド
をもたず、メモリ上に制御データを必要としない
２種の命令（LOCK命令、UNLOCK命令）を用
意し、プロセツサは各プロセツサが同時に同種の
操作を行なうことを禁止する必要がある場合に
LOCK命令を実行することによつて得られるイン
タロツク要求信号をインタロツク回路に出力する
ようになつている。インタロツク回路は当該要求
信号が１台のプロセツサだけから出力されている
場合にはそのプロセツサを示すプロセツサ情報を
レジスタに登録し、当該要求信号が複数のプロセ
ツサから同時に出力されている場合にはこれらプ
ロセツサの中で最も優先順位の高いプロセツサを
示すプロセツサ情報をレジスタに登録し、この登
録情報で示される１台のプロセツサに対してのみ
第１種許可信号を出力して上記操作の実行を許可
すると同時に、当該プロセツサを除く全てのプロ
セツサに対して上記操作を禁止するための禁止信
号を出力してインタロツクをかけるものである。
そして、上記操作の実行が許可されたプロセツサ
が当該操作終了時にUNLOCK命令を実行するこ
とによつて得られるインタロツク解除信号をイン
タロツク回路に出力すると、インタロツク回路は
全プロセツサに第２種許可信号を出力してインタ
ロツクをはずすようになつている。
を制御するメモリ制御装置から論理的に独立して
いるインタロツク回路を設け、このインタロツク
回路にプロセツサが働きかけることによりインタ
ロツクをかけたり、インタロツクをはずしたりす
るようにしている。そこで本発明ではオペランド
をもたず、メモリ上に制御データを必要としない
２種の命令（LOCK命令、UNLOCK命令）を用
意し、プロセツサは各プロセツサが同時に同種の
操作を行なうことを禁止する必要がある場合に
LOCK命令を実行することによつて得られるイン
タロツク要求信号をインタロツク回路に出力する
ようになつている。インタロツク回路は当該要求
信号が１台のプロセツサだけから出力されている
場合にはそのプロセツサを示すプロセツサ情報を
レジスタに登録し、当該要求信号が複数のプロセ
ツサから同時に出力されている場合にはこれらプ
ロセツサの中で最も優先順位の高いプロセツサを
示すプロセツサ情報をレジスタに登録し、この登
録情報で示される１台のプロセツサに対してのみ
第１種許可信号を出力して上記操作の実行を許可
すると同時に、当該プロセツサを除く全てのプロ
セツサに対して上記操作を禁止するための禁止信
号を出力してインタロツクをかけるものである。
そして、上記操作の実行が許可されたプロセツサ
が当該操作終了時にUNLOCK命令を実行するこ
とによつて得られるインタロツク解除信号をイン
タロツク回路に出力すると、インタロツク回路は
全プロセツサに第２種許可信号を出力してインタ
ロツクをはずすようになつている。
以下、本発明の一実施例を図面を参照して説明
する。第２図のマルチプロセツサシステムにおい
て１００1〜１００ｎはＰ（プロセツサ）である。
２００は各Ｐ１００1〜１００ｎが共有使用する
メモリ、３００はＰ１００1〜１００ｎからのメ
モリ２００への参照を制御するメモリ制御装置で
ある。４００はインタロツクを制御するインタロ
ツク回路でり、メモリ制御装置３００から論理的
に独立している。インタロツク回路４００は各Ｐ
１００1〜１００ｎが同時に同種の操作を行なう
ことを禁止する回路であり、第３図に示されるよ
うに構成されている。
する。第２図のマルチプロセツサシステムにおい
て１００1〜１００ｎはＰ（プロセツサ）である。
２００は各Ｐ１００1〜１００ｎが共有使用する
メモリ、３００はＰ１００1〜１００ｎからのメ
モリ２００への参照を制御するメモリ制御装置で
ある。４００はインタロツクを制御するインタロ
ツク回路でり、メモリ制御装置３００から論理的
に独立している。インタロツク回路４００は各Ｐ
１００1〜１００ｎが同時に同種の操作を行なう
ことを禁止する回路であり、第３図に示されるよ
うに構成されている。
第３図において、４１０は各Ｐ１００1〜１０
０ｎの優先度に従つてインタロツク要求を受け付
けるための優先順位エンコーダである。優先順位
エンコーダ４１０には、各Ｐ１００1〜Ｐ１００
ｎからのインタロツク要求を示すインタロツク要
求信号LOCK1〜LOCKnが入力されるようになつ
ている。この信号LOCKi（ｉ＝ｉ〜ｎ）は各Ｐ１
００1〜１００ｎが同時に同種の操作を行なうこ
とを禁止する必要がある場合に、当該操作を行な
いたいＰ１００ｉから出力されるもので、LOCK
命令を実行することによつて得られる信号であ
る。このLOCK命令はオペランドをもたず、メモ
リ２００上に制御データを必要としない。すなわ
ち、LOCK命令はメモリ参照を前提としない。し
たがつてLOCK命令の実行はメモリ制御装置３０
０の動作とは無関係に行なわれる。これは後述す
るUNLOCK命令についても同様である。優先順
位エンコーダ４１０は例えば米テキサスインスツ
ルメント（TI）社製のSN74148である。
０ｎの優先度に従つてインタロツク要求を受け付
けるための優先順位エンコーダである。優先順位
エンコーダ４１０には、各Ｐ１００1〜Ｐ１００
ｎからのインタロツク要求を示すインタロツク要
求信号LOCK1〜LOCKnが入力されるようになつ
ている。この信号LOCKi（ｉ＝ｉ〜ｎ）は各Ｐ１
００1〜１００ｎが同時に同種の操作を行なうこ
とを禁止する必要がある場合に、当該操作を行な
いたいＰ１００ｉから出力されるもので、LOCK
命令を実行することによつて得られる信号であ
る。このLOCK命令はオペランドをもたず、メモ
リ２００上に制御データを必要としない。すなわ
ち、LOCK命令はメモリ参照を前提としない。し
たがつてLOCK命令の実行はメモリ制御装置３０
０の動作とは無関係に行なわれる。これは後述す
るUNLOCK命令についても同様である。優先順
位エンコーダ４１０は例えば米テキサスインスツ
ルメント（TI）社製のSN74148である。
４２０は優先順位エンコーダの出力であるプロ
セツサ番号（１番〜ｎ番）が置数されるレジスタ
である。４３０は前記各インタロツク要求信号
LOCK1〜LOCKnが入力されるオアゲート、４４
０はオアゲート４３０の出力およびシステムクロ
ツク信号CLKが入力されるアンドゲートである。
アンドゲート４４０の出力はレジスタ４２０のク
ロツク入力端子（CK端子）に供給される。４５
０は各Ｐ１００1〜１００ｎからのインタロツク
解除要求を示すインタロツク解除信号
UNLOCK1〜UNLOCKnが入力されるオアゲー
トである。この信号UNLOCKi（ｉ＝１〜ｎ）は
Ｐ１００ｉが上述の操作を終了した場合に当該Ｐ
１００ｉから出力されるもので、UKLOCK命令
を実行することによつて得られる信号である。４
６０はオアゲート４５０の出力およびシステムク
ロツク信号CLKが入力されるアンドゲートであ
る。アンドゲート４６０の出力はレジスタ４２０
のクリア端子（CLR端子）に供給される。
セツサ番号（１番〜ｎ番）が置数されるレジスタ
である。４３０は前記各インタロツク要求信号
LOCK1〜LOCKnが入力されるオアゲート、４４
０はオアゲート４３０の出力およびシステムクロ
ツク信号CLKが入力されるアンドゲートである。
アンドゲート４４０の出力はレジスタ４２０のク
ロツク入力端子（CK端子）に供給される。４５
０は各Ｐ１００1〜１００ｎからのインタロツク
解除要求を示すインタロツク解除信号
UNLOCK1〜UNLOCKnが入力されるオアゲー
トである。この信号UNLOCKi（ｉ＝１〜ｎ）は
Ｐ１００ｉが上述の操作を終了した場合に当該Ｐ
１００ｉから出力されるもので、UKLOCK命令
を実行することによつて得られる信号である。４
６０はオアゲート４５０の出力およびシステムク
ロツク信号CLKが入力されるアンドゲートであ
る。アンドゲート４６０の出力はレジスタ４２０
のクリア端子（CLR端子）に供給される。
４７０はデコード部である。デコード部４７０
はレジスタ４２０の内容に基づいて論理“０”ま
たは論理“１”の信号INHIBIT1〜ｎに対応する
Ｐ１００1〜１００ｎに出力するために、デコー
ダ４７１とオアゲート４７２1〜４７２ｎとを有
している。デコーダ４７１はレジスタ４２０の内
容をデコードし、当該内容がプロセツサ番号（１
番〜ｎ番）の場合には出力端子D1〜Dnのうちの
対応する出力端子から論理“１”の信号（第１種
許可信号）を出力する。またデコーダ４７１はレ
ジスタ４２０の内容が全て論理“０”すなわちレ
ジスタ４２０がクリア状態にある場合には出力端
子D0から論理“１”の信号（第２種許可信号）
を出力する。オアゲート４７２ｉ（ｉ＝１〜ｎ）
はデコーダ４７１の出力端子D0から出力される
信号と同じく出力端子Di（ｉ＝１〜ｎ）から出力
される信号との論理和をとり信号INHIBITi（ｉ
＝１−ｎ）を出力する。この信号INHIBITi（ｉ
＝１〜ｎ）は対応するＰ１００ｉ（ｉ＝１〜ｎ）
に供給される。Ｐ１００ｉ（ｉ＝１〜ｎ）はこの
信号INHIBITi（ｉ＝１〜ｎ）の状態に応じてイ
ンタロツク回路４００の使用可否、前記操作の許
可／禁止を判断するようになつている。
はレジスタ４２０の内容に基づいて論理“０”ま
たは論理“１”の信号INHIBIT1〜ｎに対応する
Ｐ１００1〜１００ｎに出力するために、デコー
ダ４７１とオアゲート４７２1〜４７２ｎとを有
している。デコーダ４７１はレジスタ４２０の内
容をデコードし、当該内容がプロセツサ番号（１
番〜ｎ番）の場合には出力端子D1〜Dnのうちの
対応する出力端子から論理“１”の信号（第１種
許可信号）を出力する。またデコーダ４７１はレ
ジスタ４２０の内容が全て論理“０”すなわちレ
ジスタ４２０がクリア状態にある場合には出力端
子D0から論理“１”の信号（第２種許可信号）
を出力する。オアゲート４７２ｉ（ｉ＝１〜ｎ）
はデコーダ４７１の出力端子D0から出力される
信号と同じく出力端子Di（ｉ＝１〜ｎ）から出力
される信号との論理和をとり信号INHIBITi（ｉ
＝１−ｎ）を出力する。この信号INHIBITi（ｉ
＝１〜ｎ）は対応するＰ１００ｉ（ｉ＝１〜ｎ）
に供給される。Ｐ１００ｉ（ｉ＝１〜ｎ）はこの
信号INHIBITi（ｉ＝１〜ｎ）の状態に応じてイ
ンタロツク回路４００の使用可否、前記操作の許
可／禁止を判断するようになつている。
次に本発明の一実施例の動作を第４図のフロー
チヤートを参照して説明する。今、Ｐ１００2が
或る種の操作、例えばメモリ２００の参照を行な
う際、他のＰ（プロセツサ）がメモリ参照を同時
（この同時とは、或るＰがメモリ参照などの操作
中にある場合に他のＰが当該操作を行なう状態も
含むものである）に行なうことを禁止するために
LOCK命令を実行しようとしているものとする。
Ｐ１００2は当該LOCK命令をマイクロプログラ
ムレベルで実行するようになつており、第４図の
フローチヤートに示されているように、まずイン
タロツク回路４００が使用可であるか否かの判定
を行なう（ステツプS1）。この判定はインタロツ
ク回路４００（のオアゲート４７２2）からＰ１
００2に供給される信号INHIBIT2の論理状態に
基づいて行なわれる。本実施例において、
INHIBITi＝“１”はインタロツク回路４００の
使用許可を示し、INHIBITi＝“０”はインタロ
ツク回路４００の使用禁止を示している。今、信
号INHIBIT1〜INHIBITnが論理“１”であるも
のとすると、Ｐ１００2はINHIBIT2＝“１”に基
づいてインタロツク回路４００の使用許可を判断
して（ステツプS1）インタロツク要求信号
LOCK2をインタロツク回路４００に出力する。
（ステツプS2）。この信号LOCK2はインタロツク
回路４００の優先順位エンコーダ４１０に入力さ
れる。
チヤートを参照して説明する。今、Ｐ１００2が
或る種の操作、例えばメモリ２００の参照を行な
う際、他のＰ（プロセツサ）がメモリ参照を同時
（この同時とは、或るＰがメモリ参照などの操作
中にある場合に他のＰが当該操作を行なう状態も
含むものである）に行なうことを禁止するために
LOCK命令を実行しようとしているものとする。
Ｐ１００2は当該LOCK命令をマイクロプログラ
ムレベルで実行するようになつており、第４図の
フローチヤートに示されているように、まずイン
タロツク回路４００が使用可であるか否かの判定
を行なう（ステツプS1）。この判定はインタロツ
ク回路４００（のオアゲート４７２2）からＰ１
００2に供給される信号INHIBIT2の論理状態に
基づいて行なわれる。本実施例において、
INHIBITi＝“１”はインタロツク回路４００の
使用許可を示し、INHIBITi＝“０”はインタロ
ツク回路４００の使用禁止を示している。今、信
号INHIBIT1〜INHIBITnが論理“１”であるも
のとすると、Ｐ１００2はINHIBIT2＝“１”に基
づいてインタロツク回路４００の使用許可を判断
して（ステツプS1）インタロツク要求信号
LOCK2をインタロツク回路４００に出力する。
（ステツプS2）。この信号LOCK2はインタロツク
回路４００の優先順位エンコーダ４１０に入力さ
れる。
優先順位エンコーダ４１０は入力されるインタ
ロツク信号LOCKiに対応するＰ１００ｉにプロ
セツサ番号ｉを出力する。この例では信号
LOCK2が入力されており、優先順位エンコーダ
４１０はＰ１００2を示すプロセツサ番号２を出
力する。なお、本実施例ではＰ１００1〜Ｐ１０
０ｎには優先順位が与えられており、Ｐ１００1，
Ｐ１００2…Ｐ１００ｎの順に優先順位が低くな
つている。したがつて、Ｐ１００2より優先順位
の高いＰ１００1がＰ１００2と同時にLOCK命令
を実行してインタロツク要求信号LOCK1を出力
した場合には、優先順位エンコーダ４１０は、こ
れら入力される信号LOCK1，LOCK2から優先順
位を識別してＰ１００1を示すプロセツサ番号１
を出力することになる。
ロツク信号LOCKiに対応するＰ１００ｉにプロ
セツサ番号ｉを出力する。この例では信号
LOCK2が入力されており、優先順位エンコーダ
４１０はＰ１００2を示すプロセツサ番号２を出
力する。なお、本実施例ではＰ１００1〜Ｐ１０
０ｎには優先順位が与えられており、Ｐ１００1，
Ｐ１００2…Ｐ１００ｎの順に優先順位が低くな
つている。したがつて、Ｐ１００2より優先順位
の高いＰ１００1がＰ１００2と同時にLOCK命令
を実行してインタロツク要求信号LOCK1を出力
した場合には、優先順位エンコーダ４１０は、こ
れら入力される信号LOCK1，LOCK2から優先順
位を識別してＰ１００1を示すプロセツサ番号１
を出力することになる。
優先順位エンコーダ４１０から出力されるＰ１
００2を示すプロセツサ番号２はレジスタ４２０
に入力される。当該プロセツサ番号２はシステム
クロツク信号CLKの特定のタイミングでレジス
タ４２０に置数（すなわち登録）される。レジス
タ４２０の出力はデコーダ４７１でデコードされ
る。レジスタ４２０の出力すなわちレジスタ４２
０の登録内容がプロセツサ番号ｉ（ｉ＝１〜ｎ）
である場合、デコーダ４７１の出力端子Di（ｉ＝
１〜ｎ）から論理“１”の信号が出力される。端
子Di（ｉ＝１〜ｎ）からの論理“１”出力は対応
するＰ１００ｉ（ｉ＝１〜ｎ）がインタロツクを
かけていることを示すものである。これに対し、
レジスタ４２０の出力が全て論理“０”の場合、
デコーダ４７１の出力端子D0から論理“１”の
信号が出力される。端子D0からの論理“１”出
力はインタロツクをかけているＰ（プロセツサ）
がないことを示すものである。この例では、レジ
スタ４２０の出力内容はＰ１００2を示すプロセ
ツサ番号２であり、したがつてデコーダ４７１の
出力端子D2だけから論理“１”の信号が出力さ
れる。この結果、信号INHIBIT2のみが論理
“１”となり、他の信号INHIBIT1，INHIBIT3
〜INHIBITnについては全て論理“０”となる。
００2を示すプロセツサ番号２はレジスタ４２０
に入力される。当該プロセツサ番号２はシステム
クロツク信号CLKの特定のタイミングでレジス
タ４２０に置数（すなわち登録）される。レジス
タ４２０の出力はデコーダ４７１でデコードされ
る。レジスタ４２０の出力すなわちレジスタ４２
０の登録内容がプロセツサ番号ｉ（ｉ＝１〜ｎ）
である場合、デコーダ４７１の出力端子Di（ｉ＝
１〜ｎ）から論理“１”の信号が出力される。端
子Di（ｉ＝１〜ｎ）からの論理“１”出力は対応
するＰ１００ｉ（ｉ＝１〜ｎ）がインタロツクを
かけていることを示すものである。これに対し、
レジスタ４２０の出力が全て論理“０”の場合、
デコーダ４７１の出力端子D0から論理“１”の
信号が出力される。端子D0からの論理“１”出
力はインタロツクをかけているＰ（プロセツサ）
がないことを示すものである。この例では、レジ
スタ４２０の出力内容はＰ１００2を示すプロセ
ツサ番号２であり、したがつてデコーダ４７１の
出力端子D2だけから論理“１”の信号が出力さ
れる。この結果、信号INHIBIT2のみが論理
“１”となり、他の信号INHIBIT1，INHIBIT3
〜INHIBITnについては全て論理“０”となる。
Ｐ１００2はインタロツク要求信号LOCK2を出
力すると、次のサイクルでは前記操作が許可され
たか否かいいかえれば他のＰに対してインタロツ
クをかけたか否かの判断を行なう（ステツプ
S3）。この判断は、信号INHIB−IT2の論理状態
に基づいて行なわれる。もし、Ｐ１００2がイン
タロツク要求信号LOCK2と出力すると同時にＰ
１００1がインタロツク要求信号LOCK1を出力し
た場合には、Ｐ１００1がレジスタ４２０に登録
されるので信号INHIBIT2は論理“０”となつて
しまい（信号INHIBIT1のみが論理“１”とな
る）、Ｐ１００2は前記操作が禁止されているもの
と判断することになる。この場合、Ｐ１００2は
待機状態すなわちステツプS1に戻る（ステツプ
S2でNO判定の場合も同じ）。なお、待機状態と
せず、他種の操作を行なうようにしてもよい。こ
れに対し、前述のように信号INHIBIT2が論理
“１”の場合には、Ｐ１００2は前記操作が許可さ
れ（かつ他のＰに対してインタロツクがかけら
れ）たものと判断し、当該操作を実行する。
力すると、次のサイクルでは前記操作が許可され
たか否かいいかえれば他のＰに対してインタロツ
クをかけたか否かの判断を行なう（ステツプ
S3）。この判断は、信号INHIB−IT2の論理状態
に基づいて行なわれる。もし、Ｐ１００2がイン
タロツク要求信号LOCK2と出力すると同時にＰ
１００1がインタロツク要求信号LOCK1を出力し
た場合には、Ｐ１００1がレジスタ４２０に登録
されるので信号INHIBIT2は論理“０”となつて
しまい（信号INHIBIT1のみが論理“１”とな
る）、Ｐ１００2は前記操作が禁止されているもの
と判断することになる。この場合、Ｐ１００2は
待機状態すなわちステツプS1に戻る（ステツプ
S2でNO判定の場合も同じ）。なお、待機状態と
せず、他種の操作を行なうようにしてもよい。こ
れに対し、前述のように信号INHIBIT2が論理
“１”の場合には、Ｐ１００2は前記操作が許可さ
れ（かつ他のＰに対してインタロツクがかけら
れ）たものと判断し、当該操作を実行する。
Ｐ１００2は上記操作を実行すると、インタロ
ツクをはずすためにUNLOCK命令を実行する。
この結果、Ｐ１００2からインタロツク解除信号
UNLOCK2がインタロツク回路４００に出力さ
れ、レジスタ４２０がクリア状態（すなわちレジ
スタ４２０の内容が全て論理“０”）となる。レ
ジスタ４２０の出力内容が変化することによりデ
コーダ４７１の出力も変化し、この場合には出力
端子D0の出力のみが論理“１”となる。これに
より信号INHIBIT1〜INHIBITnが全て論理
“１”となり、インタロツクがはずされる。この
結果、全てのＰ１００1〜１００ｎが前記操作と
同種の操作を行なうこと、およびインタロツク回
路４００を使用することが可能となる。なお、各
Ｐ１００1〜１００ｎが上記操作を行なう場合に、
他Ｐ（プロセツサ）が同種の操作を行なうことを
禁止したい場合には、インタロツク回路４００を
使用して前述したように他Ｐに対してインタロツ
クをかければよい。
ツクをはずすためにUNLOCK命令を実行する。
この結果、Ｐ１００2からインタロツク解除信号
UNLOCK2がインタロツク回路４００に出力さ
れ、レジスタ４２０がクリア状態（すなわちレジ
スタ４２０の内容が全て論理“０”）となる。レ
ジスタ４２０の出力内容が変化することによりデ
コーダ４７１の出力も変化し、この場合には出力
端子D0の出力のみが論理“１”となる。これに
より信号INHIBIT1〜INHIBITnが全て論理
“１”となり、インタロツクがはずされる。この
結果、全てのＰ１００1〜１００ｎが前記操作と
同種の操作を行なうこと、およびインタロツク回
路４００を使用することが可能となる。なお、各
Ｐ１００1〜１００ｎが上記操作を行なう場合に、
他Ｐ（プロセツサ）が同種の操作を行なうことを
禁止したい場合には、インタロツク回路４００を
使用して前述したように他Ｐに対してインタロツ
クをかければよい。
ところで前記実施例では、デコーダ４７１の出
力端子Di（ｉ＝１〜ｎ）からの出力信号（第１種
許可信号）と同じく出力端子D0からの出力信号
（第２種許可信号）とのオア出力を信号
INHIBITiとして対応するＰ１００ｉに出力する
場合について出力したが、端子Diからの出力信
号を対応するＰ１００ｉに出力すると共に、端子
D0からの出力信号を全てのＰ１００1〜１００ｎ
に共通に出力するようにしてもよい。この場合、
Ｐ１００ｉは端子D0からの出力信号によつてイ
ンタロツク回路の使用可否を判断し、端子Diか
らの出力信号によつて該当操作の許可の有無（す
なわち他Ｐに対してインタロツクがかけられたか
否か）を判断することになる。
力端子Di（ｉ＝１〜ｎ）からの出力信号（第１種
許可信号）と同じく出力端子D0からの出力信号
（第２種許可信号）とのオア出力を信号
INHIBITiとして対応するＰ１００ｉに出力する
場合について出力したが、端子Diからの出力信
号を対応するＰ１００ｉに出力すると共に、端子
D0からの出力信号を全てのＰ１００1〜１００ｎ
に共通に出力するようにしてもよい。この場合、
Ｐ１００ｉは端子D0からの出力信号によつてイ
ンタロツク回路の使用可否を判断し、端子Diか
らの出力信号によつて該当操作の許可の有無（す
なわち他Ｐに対してインタロツクがかけられたか
否か）を判断することになる。
以上詳述したように本発明のマルチプロセツサ
システムにおけるインタロツク方式によれば、メ
モリ参照を前提としないインタロツク機構の実現
が図れるのでメモリ上に制御データを用意するこ
とが不要となり、誤つたメモリ書き替えに対して
も安全であり確実なインタロツクが行なえる。
システムにおけるインタロツク方式によれば、メ
モリ参照を前提としないインタロツク機構の実現
が図れるのでメモリ上に制御データを用意するこ
とが不要となり、誤つたメモリ書き替えに対して
も安全であり確実なインタロツクが行なえる。
第１図は従来例を示すブロツク図、第２図は本
発明の一実施例を示すブロツク図、第３図は上記
実施例におけるインタロツク回路の構成を示す
図、第４図は動作を説明するためのフローチヤー
トである。 １０1〜１０ｎ，１００1〜１００ｎ……プロセ
ツサＰ、２０，２００……メモリ、３０，３００
……メモリ制御装置、４００……インタロツク回
路、４１０……優先順位エンコーダ、４２０……
レジスタ、４７０……デコード部。
発明の一実施例を示すブロツク図、第３図は上記
実施例におけるインタロツク回路の構成を示す
図、第４図は動作を説明するためのフローチヤー
トである。 １０1〜１０ｎ，１００1〜１００ｎ……プロセ
ツサＰ、２０，２００……メモリ、３０，３００
……メモリ制御装置、４００……インタロツク回
路、４１０……優先順位エンコーダ、４２０……
レジスタ、４７０……デコード部。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサが各種資源を共有使用する
マルチプロセツサシステムにおいて、 上記プロセツサが予め定められた処理である特
定種類の操作を行なう際に、他のプロセツサがこ
の特定種類の操作と同種の操作を行なうことを禁
止する要求を出すためのインタロツク回路であつ
て、上記プロセツサが上記特定種類の操作を行な
う際に該当プロセツサから出力されるインタロツ
ク要求信号に基づいて優先順位付けを行ない、最
も優先順位の高い要求プロセツサを示すプロセツ
サ情報を出力する優先順位エンコーダと、この優
先順位エンコーダから出力されるプロセツサ情報
を保持するための保持手段と、上記特定種類の操
作の終了時に該当プロセツサから出力されるイン
タロツク解除信号に基づいて上記保持手段に上記
複数のプロセツサのいずれをも示さない特定値を
設定する手段と、上記保持手段の保持内容をデコ
ードし、当該保持手段に上記プロセツサ情報が保
持されている場合には該当するプロセツサに対し
てのみ第１種許可信号を出力すると共に当該プロ
セツサを除く全てのプロセツサに対して上記特定
種類の操作と同種の操作の実行を禁止することを
要求する禁止信号を出力してインタロツクをかけ
る一方、上記保持手段に上記特定値が設定されて
いる場合には上記複数のプロセツサの全てに対し
て第２種許可信号を出力してインタロツクをはず
すデコード手段とを具備するインタロツク回路
を、メモリの制御を司るメモリ制御装置から独立
して設け、 上記各プロセツサは、上記インタロツク回路に
上記インタロツク要求信号を出力した際には、上
記インタロツク回路から自プロセツサに上記第１
種許可信号が与えられることにより上記特定種類
の操作の実行が許可されたことを判断し、上記イ
ンタロツク回路を使用しようとする際には、その
使用可否を上記第２種許可信号によつて判断する
ことを特徴とするマルチプロセツサシステムにお
けるインタロツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10951282A JPS58225467A (ja) | 1982-06-25 | 1982-06-25 | マルチプロセツサシステムにおけるインタロツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10951282A JPS58225467A (ja) | 1982-06-25 | 1982-06-25 | マルチプロセツサシステムにおけるインタロツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225467A JPS58225467A (ja) | 1983-12-27 |
| JPH0467226B2 true JPH0467226B2 (ja) | 1992-10-27 |
Family
ID=14512138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10951282A Granted JPS58225467A (ja) | 1982-06-25 | 1982-06-25 | マルチプロセツサシステムにおけるインタロツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225467A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198355A (ja) * | 1985-02-28 | 1986-09-02 | Toshiba Corp | マルチプロセツサシステム |
| JPH0664567B2 (ja) * | 1989-12-25 | 1994-08-22 | 株式会社日立製作所 | 多重プロセッサシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131232A (en) * | 1975-05-12 | 1976-11-15 | Toshiba Corp | Computer composit system |
| JPS5289438A (en) * | 1976-01-21 | 1977-07-27 | Hitachi Ltd | Request selection device |
-
1982
- 1982-06-25 JP JP10951282A patent/JPS58225467A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58225467A (ja) | 1983-12-27 |
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