JPH0348962A - バスロック制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ セマフォ操作命令をもつマルチプロセッサシステムにお
けるバスロック制御方式に関し、最初のサイクルでリト
ライ要求があった場合にはバスを開放することで、シス
テムのデッドロックを回避するようにしたどくスロック
制御方式を提供することを目的とし、 ＣＰＵおよびローカルメモリ部をそれぞれ有する複数の
プロセッサと、共通メモリ部とがシステムバスを介して
接続され、前記プロセッサの間にシステムバス調停回路
を備えるとともに前記共通メモリ部または前記ローカル
メモリ部にセマフォ操作命令部を有するマルチプロセッ
サシステムにおいて、 前記ＣＰＵ内にバス権開放手段を設けて、バスロック信
号がオンでアクセスしたセマフォ操作命令の最初のリー
ドサイクルでリトライ要求があったときは、バスロック
信号がオンであってもバスリクエスト信号に応答してバ
ス権を開放するように構成した。

［産業上の利用分野］ 本発明は、セマフォ操作命令をもつマルチプロセッサシ
ステムにおけるバスロック制御方式に関する。

セマフォとは、複数のプロセッサで共有されるメモリの
使用権を調停されるビットのことである。

あるプロセッサが前記メモリにアクセスする際に、メモ
リ領域毎に対応したセマフォを読み取り、“０”であれ
ば、“１”をセットする。その後、前記メモリ領域にア
クセスする。“１”であった場合は、アクセスは許され
ない。即ち、“１”のときは他のプロセッサがアクセス
しているからである。その後、前記アクセスしたプロセ
ッサがアクセスを終了する際は、再びセマフォを読み取
り、“０”を書き込む。

以上のセマフォを操作する命令をセマフォ操作命令と呼
び、ｊｅｓｔ　ｘｎｄ　ｇｅｔ命令（“０”を読み取り
１”を書き込む）　、１ｅｓｔ　！＋＋ｄ　ｃｌｅｌを
命令（“１”を読み取り“０”を書く）等がある。

複数のプロセッサをシステムバスを介して接続したマル
チプロセッサシステムにおいては、セマフォ操作命令の
実行サイクルで、最初のデータリードでリトライ要求が
応答されてバスサイクルのアイドル期間であっても、バ
スロック中であるときは、外部からのバスリクエストに
対してバス権を開放しない。この場合には、複数のＣＰ
Ｕが同時にセマフォ操作命令を実行しはじめた時は、バ
スが開放されず、システムがデッドロックしてしまう。

したがって、初めのデータリードでリトライ要求が応答
されたときは、バスロック中であってもバスを開放する
ことが必要となる。

［従来の技術］ 第５図は従来のＣＰＵ内部の一部を示す図である。

第５図において、１はＣＰＵ２内に設けられた命令実行
部であり、命令実行部１は共通メモリ部内に格納されて
いるセマフォ操作命令を実行するもので、システムバス
調停回路に対してバスロック信号を出力する。バスロッ
ク信号はノット回路３を介してナンド回路４に入力し、
バスリクエスト信号はノット回路５を介してナンド回路
４に入力する。ナンド回路４の出力はフリップフロップ
６に与えられ、フリップフロップ６はバスグランド信号
を出力する。

したがって、第６図に示すように、初めのデータリード
でリトライ要求が応答されていても、バスロック信号が
オンであるときは、バスリクエスト信号に対してバスを
開放しない。すなわち、第５図において、バスロック信
号がＨレベルで、バスリクエスト信号がＬレベルのとき
は、ナンド回路４の出力はＨレベルとなり、フリップフ
ロップ６の出力もＨレベルとなるので、パスグランド信
号は有効とならない。

なお、その後、第６図に示すように、データライトのバ
スサイクルでバスロック信号がオフとなると、パスグラ
ンド信号がＬレベルとなり、バス権が開放される。

［発明が解決しようとする課題］ しかしながら、このような従来のバスロック方式にあっ
ては、リトライ要求が応答されてもバスロック中にはバ
スリクエストに対してバスを開放しないようになってい
たため、複数のＣＰＵが同時にセマフォ操作命令を実行
しはじめた時はどちらもバスを開放することができない
ので、システムがデッドロックしてしまうという問題点
があった。

本発明はこのような従来の問題点に鑑みてなされたもの
であって、最初のサイクルでのりトライ要求があった場
合にはバスを開放することで、システムのデッドロック
を回避するようにしたバスロック制御方式を提供するこ
とを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、１１．１２はＣＰＵ１３゜１４および
ローカルメモリ部１５．１６をそれぞれ有する複数のプ
ロセッサ、２２はシステムバス１９を介してプロセッサ
１１．１２に接続された共通メモリ部、２５は前記プロ
セッサ１１．１２の間に設けられたシステムバス調停回
路、２４は前記共通メモリ部２２または前記ローカルメ
モリ部１５．１６に設けられたセマフォ操作命令部、２
８は前記ＣＰＵｌ１．１２内に設けられ、バスロック信
号がオンでアクセスしたセマフォ操作命令の最初のリー
ドサイクルでリトライ要求があったときは、バスロック
信号がオンであってもバスリクエスト信号に応答してバ
ス権を開放するバス権開放手段である。

［作用コ 本発明においては、最初のバスサイクルでリトライ要求
があった場合には、バスロック中であってもバスリクエ
ストに応じてバス権開放手段によリバス権を開放する。

したがって、複数個のＣＰＵが同時にセマフォ操作命令
を実行しはじめた時でもバス権開放手段によりバス権を
開放するので、システムがデッドロックしてしまうこと
がない。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図〜第４図は本発明の一実施例を示す図である。

第２図において、１１．１・２は複数のプロセッサであ
り、これらのプロセッサ１１．１２はＣＰＵ１３．１４
およびローカルメモリ部１５．１６をそれぞれ有してい
る。また、プロセッサ１１゜１２はレシーバおよびドラ
イバーからなる入出力部１７．１８を介してシステムバ
ス１９にそれぞれ接続されている。システムバス１９に
は入出力装置２０．２１がそれぞれ接続されるとともに
共通メモリ部２２が接続され、共通メモリ部２２には占
有表示フラグ２３を有するセマフォ操作命令部２４が設
けられている。セマフォ操作命令部２４にはセマフォ操
作命令が格納されている。セマフォ操作命令部２４は、
ここでは共通メモリ部２２上に設けられているが、Ｏ８
の作り方またはアプリケーションプログラムによっては
ＣＰＵ１１．１２のローカルメモリ部１５．１６に設け
られる場合もある。

２５はプロセッサ１１とプロセッサ１２との間に設けら
れたシステムバス調停回路であり、システムバス調停回
路２５は入出力部［１２０，２１に接続されるとともに
入出力部１７．１８に接続され、入出力装置２０．２１
および入出力部１７゜１８を制御する。また、システム
バス調停回路２５はＣＰＵ１３，１４からバスロック信
号およびバスグランド信号を受け、ＣＰＵ１３，１４に
リトライ信号およびバスリクエスト信号を出力する。

次に、ＣＰＵの内部回路を第３図に基づいて説明する。

第３図において、１３は一方のＣＰＵであり、ＣＰＵ１
３の内部にはセマフォ操作命令を実行するための命令実
行部２６が設けられている。命令実行部２６は共通メモ
リ部２２上のセマフォ操作命令部２４のセマフォデータ
のリード・モディファイ・ライトのバスサイクル中にお
いてバス権を固定するバスロック信号を出力する。２７
はＣＰＵ１３の内部に設けられたバスコントロール部で
あり、バスコントロール部２７はバスサイクルの応答に
おいてＩＪ　）ライ信号（再実行要求応答）がアサート
された場合に必要に応じてバスサイクルを再実行する。

２８はバスコントロール部２７の一部を構成するバス権
開放手段であり、バス権開放手段２８は、バスロック信
号がオンでアクセスしたセマフォの最初のリードサイク
ルがリトライ要求応答によってバスサイクルを終結した
場合、バスロック信号がオンであってもバスリクエスト
信号に応答してバス権を開放するものである。

バス権開放手段２８は、バスロック信号とりトライ信号
が入力するアンド回路２９と、アンド回路２９の出力が
入力するフリップフロップ３０と、フリップフロップ３
０の出力がノット回路３１を介して入力するとともにバ
スリクエスト信号がノット回路３２を介して入力するナ
ンド回路３３と、ナンド回路３３の出力を受けてバスグ
ランド信号を出力するフリップフロップ３４と、により
構成されている。

次に、動作を説明する。

第４図（Ａ）、（Ｂ）は動作を説明するためのタイムチ
ャートである。

第４図（Ａ）、（Ｂ）において、（Ａ）はアドレスのサ
イクルを、（Ｂ）はデータのリードサイクルおよびライ
トサイクルを、（Ｃ）はりトライ信号を、（Ｄ）はバス
ロック信号を、（Ｅ）はバスリクエスト信号を、（Ｆ）
はパスグランド信号を、それぞれ示す。

ここで、バスロック信号がオンであるとき、リトライ信
号がアサートされ、バスリクエスト信号がアサートされ
たときは、アンド回路２９の出力はＬレベル、ナンド回
路３３の出力はＬレベルとなるので、フリップフロップ
３４の出力はＬレベルとなり、パスグランド信号は有効
となり、バス権が開放される（第４図（Ａ）、参照）。

すなわち、バスロック中であっても、バスリクエスト信
号に応答してバス権を開放することができる。

一方、この状態において、バスリクエスト信号がＨレベ
ルに戻ると、ナンド回路３３の出力はＨレベルとなり、
フリップフロップ３４の出力もＨレベルとなるので、パ
スグランド信号はＨレベルとなり、バス権は開放されな
い。すなわち、バスリクエスト信号がアサートされない
ときは、バス権は開放されない。

一方、第４図（Ｂ）に示すように、データライトサイク
ルにおいては、バスロック信号がＬレベルとなると、パ
スグランド信号はＬレベルとなり、バス権が開放される
。

このように、バスロック中であっても最初のサイクルで
のりトライ要求があったときは、バスリクエストに応答
してバス権を開放するようにしたため、ＣＰＵ１３とＣ
ＰＵ１４が同時にセマフォ操作命令を実行しはじめた時
でもバスを開放することができ、システムがデッドロッ
クしてしまうことがない。

［発明の効果］ 以上説明してきたように、本発明によれば、最初のサイ
クルでのりトライ要求があった場合にバスロック中であ
ってもバスリクエストに応答してバス権を開放するよう
にしたため、複数のＣＰＵが同時にセマフォ操作命令を
実行しはじめた時でもバスを開放することができ、シス
テムのデッドロックを回避することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示すブロック図、第３図は
要部説明図、 第４図（Ａ）、　　（Ｂ）はタイムチャート、第５図は
従来例の説明図、 第６図は従来のタイムチャートである。 図中、 １１．１２・・・プロセッサ、 １３．１４・・・ＣＰＵ。 １５．１６・・・ローカルメモリ部、 １７．１８・・・入出力部、 １９・・・システムバス、 ２０．２１・・・入出力装置、 ２２・・・共通メモリ部、 ２３・・・占有表示フラグ、 ２４・・・セマフォ操作命令部、 ２５・・・システムバス調停回路、 ２６・・・命令実行部、 ２７・・・バスコントロール部、 ２８・・・バス権開放手段、 ２９・・・アンド回路、 ３０．３４・・・フリップフロップ、 ３１．３２・・・ノット回路、 ３３・・・ナンド回路。 キ尋！５ｉ、叩圓 従来１テ°１の凝明囮

Claims (1)

【特許請求の範囲】
1. ＣＰＵ（１３）、（１４）およびローカルメモリ部（１
   ５）、（１６）をそれぞれ有する複数のプロセッサ（１
   １）、（１２）と、共通メモリ部（２２）とがシステム
   バス（１９）を介して接続され、前記プロセッサ（１１
   ）、（１２）の間にシステムバス調停回路（２５）を備
   えるとともに前記共通メモリ部（２２）または前記ロー
   カルメモリ部（１５）、（１６）にセマフォ操作命令部
   （２４）を有するマルチプロセッサシステムにおいて、
   前記ＣＰＵ（１３）、（１４）内にバス権開放手段（２
   ８）を設けて、バスロック信号がオンでアクセスしたセ
   マフォ操作命令の最初のリードサイクルでリトライ要求
   があったときは、バスロック信号がオンであってもバス
   リクエスト信号に応答してバス権を開放するようにした
   ことを特徴とするバスロック制御方式。