JPS60702B2 - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS60702B2 JPS60702B2 JP53106031A JP10603178A JPS60702B2 JP S60702 B2 JPS60702 B2 JP S60702B2 JP 53106031 A JP53106031 A JP 53106031A JP 10603178 A JP10603178 A JP 10603178A JP S60702 B2 JPS60702 B2 JP S60702B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- flip
- transmitter
- communication control
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004891 communication Methods 0.000 title claims description 19
- 230000000873 masking effect Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 101100341043 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IOC4 gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は通信制御装置、具体的には通信制御装置内に通
信制御を行う為のプロセッサユニットを持つものにおい
て有効な送受信データ転送の状態監視機能制御に関する
。
信制御を行う為のプロセッサユニットを持つものにおい
て有効な送受信データ転送の状態監視機能制御に関する
。
最近は１（大規模集積回路）、マイクロコンピュータの
発達によりシステムの価格が非常に低下して来ている。
発達によりシステムの価格が非常に低下して来ている。
この為安価なマイクロプロセッサを機能的に割あて及び
接続を行い、それを系統的に動作させる方式が考えられ
ている。即ち、演算制御乃至入出力制御に専用のマイク
ロプロセッサを用い、そのソフトウェア（ファームウェ
ア）命令により入出力装置特有のやりとりを行うもので
ある。この様な計算機システムの概略につき第１図を用
いて説明する。
接続を行い、それを系統的に動作させる方式が考えられ
ている。即ち、演算制御乃至入出力制御に専用のマイク
ロプロセッサを用い、そのソフトウェア（ファームウェ
ア）命令により入出力装置特有のやりとりを行うもので
ある。この様な計算機システムの概略につき第１図を用
いて説明する。
即ちバス１を中心に各モジュ−ルの処理装置ＡＣＵ２、
主記憶装置ＭＭＵ３、入出力制御装置ＩＯＣ４、通信制
御装置ＣＣＭ５が共通接続され、前記入出力制御装置Ｉ
ＯＣ（ファイル制御も含む）にはキーボード、シリアル
プリンタ、フロッピーディスク装置等が接続される。前
記バスラィンーはアドレスライン・ステイタスライン・
コントロールライン・データラインから成る。
主記憶装置ＭＭＵ３、入出力制御装置ＩＯＣ４、通信制
御装置ＣＣＭ５が共通接続され、前記入出力制御装置Ｉ
ＯＣ（ファイル制御も含む）にはキーボード、シリアル
プリンタ、フロッピーディスク装置等が接続される。前
記バスラィンーはアドレスライン・ステイタスライン・
コントロールライン・データラインから成る。
アクティブなモジュール（主記憶を使用するモジュール
）である処理装置ＡＣＵ２、入出力制御装置ＩＯＣ４、
通信制御装置ＣＣＭ５は全てマイクロプロセッサを内蔵
し、これらのモジュールのうち、いずれからかメモリ使
用要求を発する場合はバスラィンーを占有して割込みた
いモジュールアドレス、割込み情報及び割込みを表わす
情報をバスラィン１にのせて割込みたいモジュールへ転
送するものである。この様なシステム構成をとる計算機
システムにおいてはＲＯＭ／ＲＡＭに格納されている命
令により、アクティブモジュールに存在するマイクロプ
ロセッサがファームウェア制御により大部分のコントロ
ールを受もつているものである。この様に従来方式とは
異り、通信制御装檀内に通信制御を行う為のプロセッサ
を持つ方式においてはプロセッサがきめ細かな薄信機能
の制御を行う為、それにあわせてプロセッサが制御しや
すい様にコンパクトな機能制御方式が望まれる。
）である処理装置ＡＣＵ２、入出力制御装置ＩＯＣ４、
通信制御装置ＣＣＭ５は全てマイクロプロセッサを内蔵
し、これらのモジュールのうち、いずれからかメモリ使
用要求を発する場合はバスラィンーを占有して割込みた
いモジュールアドレス、割込み情報及び割込みを表わす
情報をバスラィン１にのせて割込みたいモジュールへ転
送するものである。この様なシステム構成をとる計算機
システムにおいてはＲＯＭ／ＲＡＭに格納されている命
令により、アクティブモジュールに存在するマイクロプ
ロセッサがファームウェア制御により大部分のコントロ
ールを受もつているものである。この様に従来方式とは
異り、通信制御装檀内に通信制御を行う為のプロセッサ
を持つ方式においてはプロセッサがきめ細かな薄信機能
の制御を行う為、それにあわせてプロセッサが制御しや
すい様にコンパクトな機能制御方式が望まれる。
通信制御に関し、通信制御装置ＣＣＭ５内のマイクロプ
ロセッサにてマイクロプログラム制御する際、機能的に
は・１ タイマの開始・計時中止の機能 ２ 回線からのＣＩ要求（ＣａｌｌＩｎｄｉｃａｔｏｒ
：呼出表示）の受付け機能３ 送受信データ転送の状態
監視 の３機能（ファームウェアの割込み原因）に分けられる
。
ロセッサにてマイクロプログラム制御する際、機能的に
は・１ タイマの開始・計時中止の機能 ２ 回線からのＣＩ要求（ＣａｌｌＩｎｄｉｃａｔｏｒ
：呼出表示）の受付け機能３ 送受信データ転送の状態
監視 の３機能（ファームウェアの割込み原因）に分けられる
。
本発明は上記要望に鑑みてなされたものであり、マイク
ロプロセッサにおけるアドレスバスに任意のビットパタ
ーンを出力し、これを解読するデコーダとこのデコーダ
出力により、各々の状態のマスクセット／リセットを記
憶するフリップフロップならびにゲートを備えることに
より、マイクロプロセッサを内部に有するものにおいて
有効な機能制御を実現する通信制御装置を提供すること
を目的とする。
ロプロセッサにおけるアドレスバスに任意のビットパタ
ーンを出力し、これを解読するデコーダとこのデコーダ
出力により、各々の状態のマスクセット／リセットを記
憶するフリップフロップならびにゲートを備えることに
より、マイクロプロセッサを内部に有するものにおいて
有効な機能制御を実現する通信制御装置を提供すること
を目的とする。
以下「第２図以降を使用して本発明に関し詳細に説明す
る。
る。
第２図は本発明における通信制御装置の要部のみを示し
た実施例である。
た実施例である。
図において１１はＲＡＭ／ＲＯＭ（図示せず）に格納さ
れたファームウェアにより本発明の通信制御を行うプロ
セッサユニットＰＵ、１２，１３はそれぞれデータバス
、アドレスバス、１４は前記アドレスバスにのったビッ
トパターンにより後述する各フリツプフロップをセット
／リセットする信号を発するデコーダＤＥＣである。又
、通常トランスミッタは二重バッファになっており、ト
ランスミツタレジス夕（図示せず）はパラレルデータを
シリアルに送出するレジス夕であって、トランスミツタ
レジスタが空になると自動的にトランスミツタホールデ
ィングレジスタの内容がトランスミツタに移される。こ
のトランスミッタレジスタの空き状態を示す情報が そ
れぞれ、ＴＸＲＥＭＰＴＹ、ＴＸＨＲＥＭＰＴＹであ
る。又、１５は前記デコーダ１４出力によりトランスミ
ッタレジスタのヱンプティ情報ＴＸＲＥＭ円ＴＹをマス
する為のフリツプフロップならびにゲート１６，１７は
前記デコーダ１４出力により、トランスミツタホールデ
イングレジスタのエンフ。
れたファームウェアにより本発明の通信制御を行うプロ
セッサユニットＰＵ、１２，１３はそれぞれデータバス
、アドレスバス、１４は前記アドレスバスにのったビッ
トパターンにより後述する各フリツプフロップをセット
／リセットする信号を発するデコーダＤＥＣである。又
、通常トランスミッタは二重バッファになっており、ト
ランスミツタレジス夕（図示せず）はパラレルデータを
シリアルに送出するレジス夕であって、トランスミツタ
レジスタが空になると自動的にトランスミツタホールデ
ィングレジスタの内容がトランスミツタに移される。こ
のトランスミッタレジスタの空き状態を示す情報が そ
れぞれ、ＴＸＲＥＭＰＴＹ、ＴＸＨＲＥＭＰＴＹであ
る。又、１５は前記デコーダ１４出力によりトランスミ
ッタレジスタのヱンプティ情報ＴＸＲＥＭ円ＴＹをマス
する為のフリツプフロップならびにゲート１６，１７は
前記デコーダ１４出力により、トランスミツタホールデ
イングレジスタのエンフ。
テイ情報ＴＸＨＲＥＭ『ＴＹをマスクする為のフリップ
フロップならびにゲート１８，１９は前記デコーダ１４
出力によりタイマ２０のスタート・ストップを指示する
フリツブフロツプである。又、２１は前記デコーダ１４
出力により回線からＣＩ要求をマスクする為のフリップ
フロップ、２２は前記フリツブフロツプ２１からの出力
ならびに回線からのＣＤＬ（ＣｏｎｎｅｃｔＤａｔａＳ
ｅｔＴｏＬｉｎｅ；発信終了）信号とを入力とし論理和
条件をとるゲート、２３は前記ゲ−ト２２出力により「
回線からのＣＩ要求を設定するフリツプフロップである
。又、２４は前記ァンドゲート１６，１８ならびにタイ
マ２０更にはフリツプフロップ２３からの出力を入力と
し、各々の状態をプロセッサユニット１１に割込みによ
って知らせる為の割込みコントローラである。第３図は
本発明における通信制御装置の他の実施例であり、第２
図における各フリップフロップ１５，１７，１９，２１
がコントロールレジスタ２５として構成されたもので他
は全て同様の構成である為第２図同一番号を付してある
。
フロップならびにゲート１８，１９は前記デコーダ１４
出力によりタイマ２０のスタート・ストップを指示する
フリツブフロツプである。又、２１は前記デコーダ１４
出力により回線からＣＩ要求をマスクする為のフリップ
フロップ、２２は前記フリツブフロツプ２１からの出力
ならびに回線からのＣＤＬ（ＣｏｎｎｅｃｔＤａｔａＳ
ｅｔＴｏＬｉｎｅ；発信終了）信号とを入力とし論理和
条件をとるゲート、２３は前記ゲ−ト２２出力により「
回線からのＣＩ要求を設定するフリツプフロップである
。又、２４は前記ァンドゲート１６，１８ならびにタイ
マ２０更にはフリツプフロップ２３からの出力を入力と
し、各々の状態をプロセッサユニット１１に割込みによ
って知らせる為の割込みコントローラである。第３図は
本発明における通信制御装置の他の実施例であり、第２
図における各フリップフロップ１５，１７，１９，２１
がコントロールレジスタ２５として構成されたもので他
は全て同様の構成である為第２図同一番号を付してある
。
以下、本発明の動作につき詳細に説明する。
まず、プロセッサユニットＰＵＩ Ｉがアドレスバス１
３に適当なビットパターンを出力することによりデコー
ダＤＥＣ１４より信号ｎＨ″が出力され、フリツプフロ
ツプ２１をリセットする。このとき、ＣＤＬ信号がＯＦ
ＦならばＣＩがＯＮ‘こなったとはフリツプフロツプ２
３がセットされ、プロセッサユニットＰＵＩＩへの割込
みが発生する。プロセッサユニットＰＵＩＩが別の適当
なビットパターンをアドレスバス１３へ出力することに
よりデコーダ１４によりｍＧ＾が出力され、従ってフリ
ップフロップ２１がセットされ、前記ＣＤＬに関係なく
フリップフロップ２３を強制的にリセットし、ＣＩを受
付け不可能とするものである。第２図の実施例によると
あるアドレスのレジスタにプロセッサユニットＰＵＩＩ
がデータ（××××ｘ××１）をＷＲＩＴＥすることに
より、デコーダー４よりＣＣＮＴＲ信号が出力され、レ
ジスタ２４のＤＯ‘こｎｌ″ がラツチされる。この場
合、ＣＤＬ信号に関係なくフリツプフロップ２３がリセ
ットされ、ＣＩはマスクされる。又、データ（××××
×××０）をＷＲＩＴＥすることにより、ＣＩの受付け
が可能となる。一方、タイマ２０のコントロールについ
ても同様あるアドレスによって、フリップフロップ１９
がセット／リセツトされ、タイマゲートのＯＮ／ＯＦＦ
により、タイマ２０のスタート／ストップを制御するも
のである。
３に適当なビットパターンを出力することによりデコー
ダＤＥＣ１４より信号ｎＨ″が出力され、フリツプフロ
ツプ２１をリセットする。このとき、ＣＤＬ信号がＯＦ
ＦならばＣＩがＯＮ‘こなったとはフリツプフロツプ２
３がセットされ、プロセッサユニットＰＵＩＩへの割込
みが発生する。プロセッサユニットＰＵＩＩが別の適当
なビットパターンをアドレスバス１３へ出力することに
よりデコーダ１４によりｍＧ＾が出力され、従ってフリ
ップフロップ２１がセットされ、前記ＣＤＬに関係なく
フリップフロップ２３を強制的にリセットし、ＣＩを受
付け不可能とするものである。第２図の実施例によると
あるアドレスのレジスタにプロセッサユニットＰＵＩＩ
がデータ（××××ｘ××１）をＷＲＩＴＥすることに
より、デコーダー４よりＣＣＮＴＲ信号が出力され、レ
ジスタ２４のＤＯ‘こｎｌ″ がラツチされる。この場
合、ＣＤＬ信号に関係なくフリツプフロップ２３がリセ
ットされ、ＣＩはマスクされる。又、データ（××××
×××０）をＷＲＩＴＥすることにより、ＣＩの受付け
が可能となる。一方、タイマ２０のコントロールについ
ても同様あるアドレスによって、フリップフロップ１９
がセット／リセツトされ、タイマゲートのＯＮ／ＯＦＦ
により、タイマ２０のスタート／ストップを制御するも
のである。
第２図の場合においても前記と同様のレジスタ２５にデ
ータ（×××××１×）又は（××××××０×）をＷ
ＲＩＴＥすることによりタイマの制御を行うものである
。以降、トランスミッタレジスタ及びトランスミッタホ
ールディングレジスタの状態監視につき述べる。通常ト
ランスミッ外ま二重バッファになっており、トランスミ
ツタレジスタはパラレルデー夕をシリアルに送出するレ
ジスタで、トランスミッタレジス夕が空になると自動的
にトランスミツタホールディングレジス夕の内容がトラ
ンスミツタレジスタに移される。送信データはデータバ
スから直接トランスミッタレジス夕に移されることはな
く、必らずトランスミツタホールデイングレジスタを経
由する。通常連続してキャラクタを送信している場合、
トランスミツタホールデイングレジスタが空になれば次
の送信キヤラクタをトランスミツタホールデイングレジ
スタにロードする。この様な場合トランスミッタレジス
タの空状態を監視する必要はなく、第２図のフリップフ
ロップ１ ５、第３図のレジスタ２ ５のＤ３でＴＸＲ
ＥＭ円ＴＹをマスクしておけばよい。ところが送信の最
後ではトランスミッタレジスタの空状態を待って送信の
エンド処理、例えばＲＳ（ＲＥＱＵＥＳＴのＳＥＮＤ：
送信要求）ＯＦＦを行う必要がある。
ータ（×××××１×）又は（××××××０×）をＷ
ＲＩＴＥすることによりタイマの制御を行うものである
。以降、トランスミッタレジスタ及びトランスミッタホ
ールディングレジスタの状態監視につき述べる。通常ト
ランスミッ外ま二重バッファになっており、トランスミ
ツタレジスタはパラレルデー夕をシリアルに送出するレ
ジスタで、トランスミッタレジス夕が空になると自動的
にトランスミツタホールディングレジス夕の内容がトラ
ンスミツタレジスタに移される。送信データはデータバ
スから直接トランスミッタレジス夕に移されることはな
く、必らずトランスミツタホールデイングレジスタを経
由する。通常連続してキャラクタを送信している場合、
トランスミツタホールデイングレジスタが空になれば次
の送信キヤラクタをトランスミツタホールデイングレジ
スタにロードする。この様な場合トランスミッタレジス
タの空状態を監視する必要はなく、第２図のフリップフ
ロップ１ ５、第３図のレジスタ２ ５のＤ３でＴＸＲ
ＥＭ円ＴＹをマスクしておけばよい。ところが送信の最
後ではトランスミッタレジスタの空状態を待って送信の
エンド処理、例えばＲＳ（ＲＥＱＵＥＳＴのＳＥＮＤ：
送信要求）ＯＦＦを行う必要がある。
この時当然トランスミッタホールディングレジス外ま空
である為、第２図におけるフリップフロップ１７又は第
３図におけるレジスタ２ ４ のＤ２でＴＸＨＲＥＭＰ
ＴＹをマスクし てＴＸＲＥＭ円ＴＹのマスクを解除す
る必要がある。この様にトランスミツタレジスタ、トラ
ンスミツタホールディングレジスタの空状態割込みは各
々別にマスク可能でなければならない。第２図の場合フ
リツプフロツプ１５，１７のセット／リセットは前述の
ＣＩ要求の受付け又はタイマの制御と同様そして第２図
の場合もしジスタ２５のＤ２，Ｄ３にて前述と同様の方
法によりマスクセット／リセットが可能である。以上説
明の如く、本発明によるとトランスミッタレジスタが空
になるとトランスミツタホールディングレジスタの内容
が自動的に移される二重バッファの形態をとるトランス
ミッタレジスタを有し、且つメモリに記憶されたファー
ムウェアにより制御を行うマイクロプロセッサを内部に
有する通信制御装置であって前記マイクロプロセッサに
おけるアドレスバスに任意のビットパターンを出力しこ
の内容を解読するデコーダと、このデコーダ出力により
セット／リセットする２つのフリツプフロツプとこの２
つのフリツブフロツプの出力をもとに前記トランスミツ
タレジスタとトランスミッタホールデイングレジスタの
空き状態割込みを別個にマスクするゲートとを具備する
ことにより、二重バッファ形態をとるトランスミッタレ
ジス夕の空状態割込みを各々別個にマスクすることによ
り送受信データ転送監視を行うものであり、通信制御装
置内にプロセッサを持たない方式と比較してさめ細かな
通信制御を行い得ることができ、コンパクトなファーム
ウェア制御が可能である。
である為、第２図におけるフリップフロップ１７又は第
３図におけるレジスタ２ ４ のＤ２でＴＸＨＲＥＭＰ
ＴＹをマスクし てＴＸＲＥＭ円ＴＹのマスクを解除す
る必要がある。この様にトランスミツタレジスタ、トラ
ンスミツタホールディングレジスタの空状態割込みは各
々別にマスク可能でなければならない。第２図の場合フ
リツプフロツプ１５，１７のセット／リセットは前述の
ＣＩ要求の受付け又はタイマの制御と同様そして第２図
の場合もしジスタ２５のＤ２，Ｄ３にて前述と同様の方
法によりマスクセット／リセットが可能である。以上説
明の如く、本発明によるとトランスミッタレジスタが空
になるとトランスミツタホールディングレジスタの内容
が自動的に移される二重バッファの形態をとるトランス
ミッタレジスタを有し、且つメモリに記憶されたファー
ムウェアにより制御を行うマイクロプロセッサを内部に
有する通信制御装置であって前記マイクロプロセッサに
おけるアドレスバスに任意のビットパターンを出力しこ
の内容を解読するデコーダと、このデコーダ出力により
セット／リセットする２つのフリツプフロツプとこの２
つのフリツブフロツプの出力をもとに前記トランスミツ
タレジスタとトランスミッタホールデイングレジスタの
空き状態割込みを別個にマスクするゲートとを具備する
ことにより、二重バッファ形態をとるトランスミッタレ
ジス夕の空状態割込みを各々別個にマスクすることによ
り送受信データ転送監視を行うものであり、通信制御装
置内にプロセッサを持たない方式と比較してさめ細かな
通信制御を行い得ることができ、コンパクトなファーム
ウェア制御が可能である。
第１図は本発明が採用される情報処理システム構成例、
第２図は本発明における通信制御装置の実施例、第３図
は本発明の他の実施例である。 １１・・．・・・プロセッサユニットＰＵ、１２…・・
・ナータバス、１３……アドレスバス、１４……ナコー
ダＤＥＣ、１ ５，１ ７，１ ９，２ １，２３・・
・・・・フリツプフロツプＦ／Ｆ、１６，１８……アン
ドゲート、２０……タイマＴＩＭ、２２……オアゲート
、２４・・・・・・割込みコントローラＩＮＴＣＯＮＴ
、２５・・・・・・レジス夕。 牙，１ 図 オ２図 才・３ 図
第２図は本発明における通信制御装置の実施例、第３図
は本発明の他の実施例である。 １１・・．・・・プロセッサユニットＰＵ、１２…・・
・ナータバス、１３……アドレスバス、１４……ナコー
ダＤＥＣ、１ ５，１ ７，１ ９，２ １，２３・・
・・・・フリツプフロツプＦ／Ｆ、１６，１８……アン
ドゲート、２０……タイマＴＩＭ、２２……オアゲート
、２４・・・・・・割込みコントローラＩＮＴＣＯＮＴ
、２５・・・・・・レジス夕。 牙，１ 図 オ２図 才・３ 図
Claims (1)
- １ 第１のレジスタが空になると第２のレジスタの内容
が自動的に移される二重バツフアの形態をとるトランス
ミツタレジスタを有し、且つメモリに記憶されたフアー
ムウエアにより制御を行うマイクロプロセツサを内部に
有する通信制御装置であって、前記マイクロプロセツサ
におけるアドレスバスに適当なビツトパターンを出力し
この内容を解読するデコーダと、前記デコーダ出力によ
りセツト／リセツトする第１と第２のフリツプフロツプ
と前記第１と第２のフリツプフロツプの出力をもとに前
記第１と第２のレジスタの空き状態割込みを別個にマス
クする第１と第２のゲート手段とを具備することを特徴
とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106031A JPS60702B2 (ja) | 1978-08-30 | 1978-08-30 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106031A JPS60702B2 (ja) | 1978-08-30 | 1978-08-30 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5533241A JPS5533241A (en) | 1980-03-08 |
| JPS60702B2 true JPS60702B2 (ja) | 1985-01-09 |
Family
ID=14423258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53106031A Expired JPS60702B2 (ja) | 1978-08-30 | 1978-08-30 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60702B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172183A (en) * | 1990-03-19 | 1992-12-15 | Kawasaki Steel Corporation | Glow discharge atomic emission spectroscopy and apparatus thereof |
| US5287503A (en) * | 1991-09-27 | 1994-02-15 | Sun Microsystems, Inc. | System having control registers coupled to a bus whereby addresses on the bus select a control register and a function to be performed on the control register |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219185U (ja) * | 1975-07-30 | 1977-02-10 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4733760U (ja) * | 1971-05-08 | 1972-12-15 | ||
| JPS526865Y2 (ja) * | 1971-07-30 | 1977-02-14 |
-
1978
- 1978-08-30 JP JP53106031A patent/JPS60702B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219185U (ja) * | 1975-07-30 | 1977-02-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5533241A (en) | 1980-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1556770B1 (en) | Event delivery for processors | |
| TWI394048B (zh) | 系統裝置、處理器及存取記憶體單元之方法 | |
| JPH04318654A (ja) | マイクロプロセッサへの割り込みのリダイレクションシステム | |
| JPH1097509A (ja) | 対称型マルチプロセッサ・システムにおいて割り込みを分散する方法および装置 | |
| EP1449097B1 (en) | Aggregation of hardware events in multi-node systems | |
| JP3284311B2 (ja) | データ処理システムにおける通信バス制御装置およびバス制御方法 | |
| JPH03129448A (ja) | データ転送制御装置 | |
| US5734844A (en) | Bidirectional single-line handshake with both devices driving the line in the same state for hand-off | |
| JPS60702B2 (ja) | 通信制御装置 | |
| JP2002091900A (ja) | 多重トランザクションバスシステム・バスブリッジ用のタイムアウトカウンタ | |
| JPS5864528A (ja) | 複数マイクロプロセツサのデ−タ転送方式 | |
| US4827408A (en) | Multi-purpose reconfigurable computer system having detachable circuit for memory address map and I/O address map | |
| EP0473278B1 (en) | Logic apparatus for use with a computing device | |
| US5931930A (en) | Processor that indicates system bus ownership in an upgradable multiprocessor computer system | |
| JPH05314062A (ja) | 計算装置における使用のための集積ディジタル装置 | |
| JP2765267B2 (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JP3265582B2 (ja) | マイクロコンピュータ | |
| US7769922B2 (en) | Processing system streaming data handling system and stream register | |
| JPH02226352A (ja) | システムｌｓｉ | |
| JP2752834B2 (ja) | データ転送装置 | |
| JP2989879B2 (ja) | 回線制御装置 | |
| JPS6381558A (ja) | マルチｃｐｕ制御方式 | |
| JPS5979324A (ja) | コンピユ−タの消費電力低減回路 | |
| JPS5837577B2 (ja) | コモンバスホウシキオサイヨウシタデンシケイサンキ | |
| JPH0374751A (ja) | 入出力制御装置 |