JPS5875260A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS5875260A JPS5875260A JP16627882A JP16627882A JPS5875260A JP S5875260 A JPS5875260 A JP S5875260A JP 16627882 A JP16627882 A JP 16627882A JP 16627882 A JP16627882 A JP 16627882A JP S5875260 A JPS5875260 A JP S5875260A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- memory
- memory access
- signal line
- memory bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は命令の先取りを行う処理装置を含む複数の装置
が、共通のメモリバスを使用する処理装置系におけるメ
モリアクセス制御方式に関する。
が、共通のメモリバスを使用する処理装置系におけるメ
モリアクセス制御方式に関する。
従来、情報処理装置において命令の先取りを行う場合、
現在実行中の命令の番地の次の番地の命令を先取りして
いた。しかしこの命令の先取りはジャンプ系命令におい
てジャンプが成立した場合は無意味となるばかりでなく
、メモリサイクルが占有されてしまうためにジャンプ先
命令のアクセスがすぐ出来ず、メモリ待合せとなる欠点
を有している。すなわちジャンプ成立の確率が高い命令
では命令先取りを行わない場合に比べて、かえって命令
実行時間が増加することがある。
現在実行中の命令の番地の次の番地の命令を先取りして
いた。しかしこの命令の先取りはジャンプ系命令におい
てジャンプが成立した場合は無意味となるばかりでなく
、メモリサイクルが占有されてしまうためにジャンプ先
命令のアクセスがすぐ出来ず、メモリ待合せとなる欠点
を有している。すなわちジャンプ成立の確率が高い命令
では命令先取りを行わない場合に比べて、かえって命令
実行時間が増加することがある。
本発明の目的は上記した欠点がなくし、ジャンプ命令の
実質的な実行時間を同上させるメモリアクセス制御方式
を提供することにある。
実質的な実行時間を同上させるメモリアクセス制御方式
を提供することにある。
一般に、複数の処理装置が一つのメモリバスを共有する
系においてはメモリバス競合回路が必要である。このよ
うな系のメモリアクセスの機構は、（１）次命令アドレ
スの決定、（２）アクセス要求信号を競合判定回路へ送
出、（３）メモリバスの競合判定、（４）アクセス許可
の場合はメモリへアクセス信号を送出、アクセス許可で
ない場合はアクセス許可になるまで待合せ、アクセス許
可になった時点でアクセス信号な送出、の４つに分けろ
ことカーできる。
系においてはメモリバス競合回路が必要である。このよ
うな系のメモリアクセスの機構は、（１）次命令アドレ
スの決定、（２）アクセス要求信号を競合判定回路へ送
出、（３）メモリバスの競合判定、（４）アクセス許可
の場合はメモリへアクセス信号を送出、アクセス許可で
ない場合はアクセス許可になるまで待合せ、アクセス許
可になった時点でアクセス信号な送出、の４つに分けろ
ことカーできる。
系の構成が大規模化するのに伴い、メモリバスの競合判
定論理は複雑化し、アクセス要求を入力としてアクセス
許可を出力するまでの論理遅延時間はますます大きくな
り、この競合判定のために１マシンサイクルを使用し、
実際にメモリアクセスするのはその次のメモリアクセス
サイクルとなる場合がある。
定論理は複雑化し、アクセス要求を入力としてアクセス
許可を出力するまでの論理遅延時間はますます大きくな
り、この競合判定のために１マシンサイクルを使用し、
実際にメモリアクセスするのはその次のメモリアクセス
サイクルとなる場合がある。
本発明は、このようなメモリバス競合判定回路での論理
遅延時間を利用し、命令の種別に応じてメモリアクセス
サイクルにアクセス信号の送出を停止することによって
、命令先取りを禁示することができるようにしたもので
ある。
遅延時間を利用し、命令の種別に応じてメモリアクセス
サイクルにアクセス信号の送出を停止することによって
、命令先取りを禁示することができるようにしたもので
ある。
第１図は本発明の一実施例のブロック図である。
図において、命令実行制御部１はメモリ要求信号線２−
１を介してメモリバス競合判定回路３に接続されている
。同様に、第１図では省略したが他の命令実行制御部０
．２もそれぞれメモリ要求信号線２−０．２−２を介し
てメモリバス競合判定回路３に接続されている。３０−
０ 、３０−１ 、３０−２は各命令実行制御部のメモ
リ要求を受伺けるフリップノロツブで、例えば命令実行
制御部１がメモリ要求信号線２−１を１″とすると（即
ち、メそり要求を発すると）、ノリツブフロップ３０−
１がセットされる。他のフリップフロップ３０−０゜３
０−２についても同様である。３＋ 、 ３２ 、３：
３はメモリ要求の競合判定を行う論理ゲート群でｔここ
ではメモリ要求信号線２−０（フリップフロップ３Ｏ−
０）が最も優先順位が高く、次はメモリ要求信
（号線２−１（フリップフロップ３Ｏ−１）で、メモモ
リ要求信号線２−２（フリップフロップ３Ｏ−２）は最
低の優先順位とした場合を示す。３４はメモリ要求の許
可を示すフリップフロップで、フリップフロップ３０−
０〜３０−２のいずれか一つでもセット状態をとってオ
アゲート３３の出力が“１″となるとセットされるもの
である。このメモリバス競合判定回路３におけるメモリ
要求受付フリップフロップ３０−０〜３０−２、競合判
定論理ゲート群；３１゜３２ 、３３、メモリ要求許可
フリップフロップ３４などの構成は従来と全く同じであ
る。
１を介してメモリバス競合判定回路３に接続されている
。同様に、第１図では省略したが他の命令実行制御部０
．２もそれぞれメモリ要求信号線２−０．２−２を介し
てメモリバス競合判定回路３に接続されている。３０−
０ 、３０−１ 、３０−２は各命令実行制御部のメモ
リ要求を受伺けるフリップノロツブで、例えば命令実行
制御部１がメモリ要求信号線２−１を１″とすると（即
ち、メそり要求を発すると）、ノリツブフロップ３０−
１がセットされる。他のフリップフロップ３０−０゜３
０−２についても同様である。３＋ 、 ３２ 、３：
３はメモリ要求の競合判定を行う論理ゲート群でｔここ
ではメモリ要求信号線２−０（フリップフロップ３Ｏ−
０）が最も優先順位が高く、次はメモリ要求信
（号線２−１（フリップフロップ３Ｏ−１）で、メモモ
リ要求信号線２−２（フリップフロップ３Ｏ−２）は最
低の優先順位とした場合を示す。３４はメモリ要求の許
可を示すフリップフロップで、フリップフロップ３０−
０〜３０−２のいずれか一つでもセット状態をとってオ
アゲート３３の出力が“１″となるとセットされるもの
である。このメモリバス競合判定回路３におけるメモリ
要求受付フリップフロップ３０−０〜３０−２、競合判
定論理ゲート群；３１゜３２ 、３３、メモリ要求許可
フリップフロップ３４などの構成は従来と全く同じであ
る。
第１図の実施例では、このメモリバス競合判定回路３の
出力線（競合判定出力信号線）４をメモリアクセス禁止
ゲート回路８の一方の入力とし、該メモリアクセス禁止
ゲート回路８の他方の入力は、後述するメモリアクセス
中止信号線７−１の反転した信号とする。勿論、このメ
モリアクセス禁止ゲート回路８はメモリバス競合判定回
路３の一部としてもよい。一方、命令実行制御部１の１
１は命令レジスタであり、１２は命令の種類をデコード
し、特定の命令のときにアントゲ−１・１４を介してメ
モリアクセス中止信号線７−１を′１″とするデコーダ
である。１３はメモリアクセス許可信号遅延用フリップ
ノロツブで、当該命令実行制御部１のメモリ要求が受付
けられてメモリアクセス許可信号線５−１が′°１″′
になるとセット状態をとるものであり、該フリップフロ
ップ１３のセット条件下で、上記デコーダ１２が特定の
命令をデコードしたとき、アンドゲート１４を介してメ
モリアクセス中止信号線７−１が°′１″になるのであ
る。ここで特定の命令とは、無条件ジャンプ命令、及び
ジャンプ成立の確率の高い一部の条件付ジャンプ命令（
例えばカウント・オア・ジャンプ命令のように、成る数
をカウンタにセットし、それが零になるまでは特定のア
ドレスにジャンプし、零になると次のアドレスへ進む命
令）などで、ジャンプ成立の確率の高いことが成る程度
予測できる命令を対象とする。
出力線（競合判定出力信号線）４をメモリアクセス禁止
ゲート回路８の一方の入力とし、該メモリアクセス禁止
ゲート回路８の他方の入力は、後述するメモリアクセス
中止信号線７−１の反転した信号とする。勿論、このメ
モリアクセス禁止ゲート回路８はメモリバス競合判定回
路３の一部としてもよい。一方、命令実行制御部１の１
１は命令レジスタであり、１２は命令の種類をデコード
し、特定の命令のときにアントゲ−１・１４を介してメ
モリアクセス中止信号線７−１を′１″とするデコーダ
である。１３はメモリアクセス許可信号遅延用フリップ
ノロツブで、当該命令実行制御部１のメモリ要求が受付
けられてメモリアクセス許可信号線５−１が′°１″′
になるとセット状態をとるものであり、該フリップフロ
ップ１３のセット条件下で、上記デコーダ１２が特定の
命令をデコードしたとき、アンドゲート１４を介してメ
モリアクセス中止信号線７−１が°′１″になるのであ
る。ここで特定の命令とは、無条件ジャンプ命令、及び
ジャンプ成立の確率の高い一部の条件付ジャンプ命令（
例えばカウント・オア・ジャンプ命令のように、成る数
をカウンタにセットし、それが零になるまでは特定のア
ドレスにジャンプし、零になると次のアドレスへ進む命
令）などで、ジャンプ成立の確率の高いことが成る程度
予測できる命令を対象とする。
第２図は第１図の実施例の動作を説明するための命令実
行のタイムチャートである。図において、■は命令フェ
ッチ、Ｘはアドレス修飾、Ｐはオペランドフェッチ、Ａ
は演算の各時間域であり、各命令は命令ンエツチ分の時
間差で次々に起動されることを示している。１′。はメ
モリバス競合判定サイクルを示す。
行のタイムチャートである。図において、■は命令フェ
ッチ、Ｘはアドレス修飾、Ｐはオペランドフェッチ、Ａ
は演算の各時間域であり、各命令は命令ンエツチ分の時
間差で次々に起動されることを示している。１′。はメ
モリバス競合判定サイクルを示す。
今、第１図の命令実行制御部ｌかも次命令（自命令のア
ドレスの次のアドレスの命令）の命令フェッチのための
メモリ要求が信号線２−１を介してメモリバス競合判定
回路３に出されたとする。
ドレスの次のアドレスの命令）の命令フェッチのための
メモリ要求が信号線２−１を介してメモリバス競合判定
回路３に出されたとする。
このメモリ要求はメモリバス判定サイクル゛１゛１の先
頭において出される。命令実行制御部１からのメモリ要
求によりノリツブフロップ３（１−１がセットされ、こ
の時、フリップフロップ３０−０がセットされていない
と、該フリップフロップ’：３（１−１の出力がグーｌ
一群３１ 、３２ 、３３で選択され、メモリバス判定
サイクルＴ１の終りでメモリ要求Ｗｒ町ノリップフロツ
フ３４カセットされる。フリップフロップ３４のセット
により競合判定出力信号線４がＩＩ ’＋、 ＪＴとな
る。この競合判定出力信号線４はメモリ要求受付フリッ
プフロップ３０−０ 、３０−１ 、 ニー１０−２の
共通り七ツト線を兼用しており、今の場合、該信号線４
が＋＋ １．１１となるとフリップフロップ３（１−Ｔ
はリセット状態に復旧する。又、アンドゲート３１の出
力線（メモリアクセス許可信号線）５−１を介して、メ
モリ要求の許可されたことが命令実行制御部１へ返送さ
れ、これによって命令実行制御部１はメモリ要求信号線
２−１を°゛０″にする。メモリバス競合判定回路３０
以上の動作は従来と全く同じである。同時に、該命令実
行制御部ｌのメモリ要求が許可されたことにより、メモ
リアクセス許可信号遅延用フリップフロップ１３はセッ
ト状態をとる。
頭において出される。命令実行制御部１からのメモリ要
求によりノリツブフロップ３（１−１がセットされ、こ
の時、フリップフロップ３０−０がセットされていない
と、該フリップフロップ’：３（１−１の出力がグーｌ
一群３１ 、３２ 、３３で選択され、メモリバス判定
サイクルＴ１の終りでメモリ要求Ｗｒ町ノリップフロツ
フ３４カセットされる。フリップフロップ３４のセット
により競合判定出力信号線４がＩＩ ’＋、 ＪＴとな
る。この競合判定出力信号線４はメモリ要求受付フリッ
プフロップ３０−０ 、３０−１ 、 ニー１０−２の
共通り七ツト線を兼用しており、今の場合、該信号線４
が＋＋ １．１１となるとフリップフロップ３（１−Ｔ
はリセット状態に復旧する。又、アンドゲート３１の出
力線（メモリアクセス許可信号線）５−１を介して、メ
モリ要求の許可されたことが命令実行制御部１へ返送さ
れ、これによって命令実行制御部１はメモリ要求信号線
２−１を°゛０″にする。メモリバス競合判定回路３０
以上の動作は従来と全く同じである。同時に、該命令実
行制御部ｌのメモリ要求が許可されたことにより、メモ
リアクセス許可信号遅延用フリップフロップ１３はセッ
ト状態をとる。
」ニス次命令のメモリ競合判定ザイクルＴ□とその前の
命令（自命令）の命令フェッチ時間域■とは重複してお
り、命令実行制御部１にお（・では、上記メモリバス競
合判定回路３の動作と並行Ｉ−て、自命令の命令レジス
タ１１への設定及びそのデコードが行われる。そして、
該自命令が無条件ジャンプ命令あるいは一部の条件付ジ
ャンプ命令（ジャンプ成立の確率の高い条件付ジャンプ
命令）である場合は、当該命令実行制御部１のメモリ要
求が許可されているという条件の下でデコーダ１２によ
リアンドゲ−１−１４を介してメモリアクセス中止信号
線７−１が°゛１″となる。このデコードの確定より少
し遅れてメモリバス判定サイクル゛１゛、が終了するよ
うに回路設計しておく。従って、無条件ジャンプ命令あ
るいは一部の条件句ジャンプ命令がデコーダ１２でデコ
ードされた場合、次命令をフェッチすべくメモリバス競
合判定回路３が競合判定出力信号線４を１′″としても
、すでにメモリアクセス中止信号線７−１は” Ｉ ”
となっているため、メモリアクセス禁止ゲート回路８の
出力はオフとなり、当該命令実行制御部１に対ずろ次命
令フェッチのためのメモリアクセスが禁止される。
命令（自命令）の命令フェッチ時間域■とは重複してお
り、命令実行制御部１にお（・では、上記メモリバス競
合判定回路３の動作と並行Ｉ−て、自命令の命令レジス
タ１１への設定及びそのデコードが行われる。そして、
該自命令が無条件ジャンプ命令あるいは一部の条件付ジ
ャンプ命令（ジャンプ成立の確率の高い条件付ジャンプ
命令）である場合は、当該命令実行制御部１のメモリ要
求が許可されているという条件の下でデコーダ１２によ
リアンドゲ−１−１４を介してメモリアクセス中止信号
線７−１が°゛１″となる。このデコードの確定より少
し遅れてメモリバス判定サイクル゛１゛、が終了するよ
うに回路設計しておく。従って、無条件ジャンプ命令あ
るいは一部の条件句ジャンプ命令がデコーダ１２でデコ
ードされた場合、次命令をフェッチすべくメモリバス競
合判定回路３が競合判定出力信号線４を１′″としても
、すでにメモリアクセス中止信号線７−１は” Ｉ ”
となっているため、メモリアクセス禁止ゲート回路８の
出力はオフとなり、当該命令実行制御部１に対ずろ次命
令フェッチのためのメモリアクセスが禁止される。
又、メモリアクセス中止信号線７−１はフリップフロッ
プ３０−０ 、３０−１ 、３０−２及びフリップフロ
ップ３４のリセット端子と接続されており、メモリアク
セス中止信号線７−１が１″′になると、先のメモリ要
求により設定されたメモリバス競合判定回路３の内部状
態がリセットされる。なお、この時、命令実行制御部１
内のメモリアクセス許可信号遅延用フリップフロップ１
３もリセットするようにする。
プ３０−０ 、３０−１ 、３０−２及びフリップフロ
ップ３４のリセット端子と接続されており、メモリアク
セス中止信号線７−１が１″′になると、先のメモリ要
求により設定されたメモリバス競合判定回路３の内部状
態がリセットされる。なお、この時、命令実行制御部１
内のメモリアクセス許可信号遅延用フリップフロップ１
３もリセットするようにする。
一方、自命令の種類が通常の命令に該当するときは、メ
モリアクセス中止信号線７−１は１１０Ｉ＋であり、従
って、競合判定出力線４がアクセス許可を示ずべく“１
″になると、メモリアクセス禁示ゲート回路８の出力線
６すなわちメモリアクセス線も“１″となり、次命令フ
ェッチのためのメモリアクセスが行われる。
モリアクセス中止信号線７−１は１１０Ｉ＋であり、従
って、競合判定出力線４がアクセス許可を示ずべく“１
″になると、メモリアクセス禁示ゲート回路８の出力線
６すなわちメモリアクセス線も“１″となり、次命令フ
ェッチのためのメモリアクセスが行われる。
なお、第１図では省略したが、必要に応じて他のユニッ
トからもメモリアクセス中止信号線７−１と同様の信号
線がメモリバス競合判定回路３やメモリアクセス禁止ゲ
ート回路８に入力されることは云うまでもない。
トからもメモリアクセス中止信号線７−１と同様の信号
線がメモリバス競合判定回路３やメモリアクセス禁止ゲ
ート回路８に入力されることは云うまでもない。
この発明によれば、以上説明したように、メモリバス競
合判定終了後アクセス禁止信号によりメモリバス競合回
路のリセットとメモリアクセスの禁止の機能を付加する
ことによって命令先取りを中止することができるので、
ジャンプ成立の確率の高い命令が多いプログラムにおい
ては大きな性能向上が可能となる。
合判定終了後アクセス禁止信号によりメモリバス競合回
路のリセットとメモリアクセスの禁止の機能を付加する
ことによって命令先取りを中止することができるので、
ジャンプ成立の確率の高い命令が多いプログラムにおい
ては大きな性能向上が可能となる。
第１図は本発明によるメモリアクセス制御方式の一実施
例のブロック図、第２図は命令先取りのタイムチャート
である。 １・・・命令実行制御部、２−０ 、２−．１ 、２−
２・・・メモリ要求信号線、３・・・メモリバス競合判
定回路、４・・・競合判定出力信号線、６・・メモリア
クセス信号線、７−１・・・メモリアクセス中正信号線
、８・・・メモリアクセス禁止ゲート回路。 代理人 弁理土鈴 木 誠 ）
例のブロック図、第２図は命令先取りのタイムチャート
である。 １・・・命令実行制御部、２−０ 、２−．１ 、２−
２・・・メモリ要求信号線、３・・・メモリバス競合判
定回路、４・・・競合判定出力信号線、６・・メモリア
クセス信号線、７−１・・・メモリアクセス中正信号線
、８・・・メモリアクセス禁止ゲート回路。 代理人 弁理土鈴 木 誠 ）
Claims (1)
- （１）命令の先取り制御を行う情報処理装置を含む複数
の装置が共通のメモリバスを使用し、メモリバス競合回
路により前記メモリバスの競合を判定してメモリアクセ
ス信号を送出する処理装置系において、前記命令の先取
り制御を行う情報処理装置には、当該装置のメモリ要求
が許可されている条件下で、既にフェッチされた命令の
種類によりメモリアクセス中止信号を発する手段を設け
、前記メモリバス競合回路側には、前記メモリアクセス
中止信号によりメモリアクセス信号の送出を禁止する手
段を設け、前記命令の先取り制御を行う情報処理装置に
特定の命令がフェッチされた時、後続のメモリハス競合
判定の時間域でメモリアクセスを禁止することを特徴と
するメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16627882A JPS5875260A (ja) | 1982-09-24 | 1982-09-24 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16627882A JPS5875260A (ja) | 1982-09-24 | 1982-09-24 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875260A true JPS5875260A (ja) | 1983-05-06 |
| JPH0255810B2 JPH0255810B2 (ja) | 1990-11-28 |
Family
ID=15828409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16627882A Granted JPS5875260A (ja) | 1982-09-24 | 1982-09-24 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158044A (ja) * | 1984-05-21 | 1986-03-25 | デイジタル イクイプメント コ−ポレ−シヨン | 中央処理ユニツトの条件分岐命令のための命令プレフエツチシステム |
-
1982
- 1982-09-24 JP JP16627882A patent/JPS5875260A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158044A (ja) * | 1984-05-21 | 1986-03-25 | デイジタル イクイプメント コ−ポレ−シヨン | 中央処理ユニツトの条件分岐命令のための命令プレフエツチシステム |
| JPH0585926B2 (ja) * | 1984-05-21 | 1993-12-09 | Digital Equipment Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255810B2 (ja) | 1990-11-28 |
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