JPS6158044A - 中央処理ユニツトの条件分岐命令のための命令プレフエツチシステム - Google Patents
中央処理ユニツトの条件分岐命令のための命令プレフエツチシステムInfo
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- JPS6158044A JPS6158044A JP60109217A JP10921785A JPS6158044A JP S6158044 A JPS6158044 A JP S6158044A JP 60109217 A JP60109217 A JP 60109217A JP 10921785 A JP10921785 A JP 10921785A JP S6158044 A JPS6158044 A JP S6158044A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、デジタルデータ処理システムの分野
に係り、特に、このようなシステムに使用するプロセッ
サに係る。本発明は、「プレフェッチ」を行なうプロセ
ッサ、即ち、成る命令の実行中に命令流の中から別の命
令をフェッチして、この予めフェッチした命令を実行中
の命令の後に実行するようなプロセッサ、に特に有用で
ある。
に係り、特に、このようなシステムに使用するプロセッ
サに係る。本発明は、「プレフェッチ」を行なうプロセ
ッサ、即ち、成る命令の実行中に命令流の中から別の命
令をフェッチして、この予めフェッチした命令を実行中
の命令の後に実行するようなプロセッサ、に特に有用で
ある。
本発明によれば、プロセッサは、手前の処理結果に基づ
いて命令流において分岐を行なうべきであるか否かを判
断するような条件分岐命令であるかどうか決定できると
共に、「分岐実行」命令流並びに「分岐非実行」命令流
の両方から命令をプレフェッチすることができる６ 従来の技術 デジタルデータ処理システムは、一般に、３つの基本的
な要素、即ち、メモリ要素、入出力要素及びプロセッサ
要素を含んでおり、これらは全て１つ以上のバスによっ
て相互接続される。メモリ要素は、アドレス可能な記憶
位置にデータを記憶する。このデータは、オペランドと
、オペランドを処理する命令の両方を含む。プロセッサ
要素は、メモリ要素からプロセッサ要素自体にデータを
転送もしくはフェッチし、このデータを命令又はオペラ
ンドとして解読し、そして命令に基づいてオペランドを
処理する。次いで、処理結果を、メモリ内のアドレスさ
れた位置に記憶する。入出力要素もメモリ要素と通信を
行ない、システムにデータを転送したり、処理済みデー
タをシステムから取り出したりする６通常、入出力要素
は、プロセッサ要素によってこれに送られる制御情報に
基づいて動作する。入出力要素は、例えば、プリンタや
、テレタイプ又はキーボードや、ビデオ表示ターミナル
を含むと共に、ディスク駆動装置やテープ駆動装置とい
った二次データ記憶装置も含む。
いて命令流において分岐を行なうべきであるか否かを判
断するような条件分岐命令であるかどうか決定できると
共に、「分岐実行」命令流並びに「分岐非実行」命令流
の両方から命令をプレフェッチすることができる６ 従来の技術 デジタルデータ処理システムは、一般に、３つの基本的
な要素、即ち、メモリ要素、入出力要素及びプロセッサ
要素を含んでおり、これらは全て１つ以上のバスによっ
て相互接続される。メモリ要素は、アドレス可能な記憶
位置にデータを記憶する。このデータは、オペランドと
、オペランドを処理する命令の両方を含む。プロセッサ
要素は、メモリ要素からプロセッサ要素自体にデータを
転送もしくはフェッチし、このデータを命令又はオペラ
ンドとして解読し、そして命令に基づいてオペランドを
処理する。次いで、処理結果を、メモリ内のアドレスさ
れた位置に記憶する。入出力要素もメモリ要素と通信を
行ない、システムにデータを転送したり、処理済みデー
タをシステムから取り出したりする６通常、入出力要素
は、プロセッサ要素によってこれに送られる制御情報に
基づいて動作する。入出力要素は、例えば、プリンタや
、テレタイプ又はキーボードや、ビデオ表示ターミナル
を含むと共に、ディスク駆動装置やテープ駆動装置とい
った二次データ記憶装置も含む。
典型的に、プロセッサは、メモリ要素からの命令流にお
いて命令を検索する。プロセッサユニットは、処理され
ている命令のアドレスがプログラムカウンタに維持され
るようにする。現在の命令が検索されると、プログラム
カウンタが増加され、命令流の中の次の命令を含むメモ
リ内の位置のアドレスがプログラムカウンタに含まれる
。
いて命令を検索する。プロセッサユニットは、処理され
ている命令のアドレスがプログラムカウンタに維持され
るようにする。現在の命令が検索されると、プログラム
カウンタが増加され、命令流の中の次の命令を含むメモ
リ内の位置のアドレスがプログラムカウンタに含まれる
。
１９８０年１１月２５日付のウィリアム Ｄ。
ストレッカー（Ｗｉｌｌｉａｍ Ｄ、 Ｓｔ；ｒｅｃｋ
ｅｒ）氏等の米国特許第４，２３６，２０６号には、単
一の命令がメモリ要素内の色々な数の記憶位置をとるよ
うな改良が開示されている。中央処理ユニットは、命令
流から検索したワードがロードされる命令バッファを含
んでいる。一般に、プロセッサがこの命令バッファ内の
命令の部分を処理する時には、これらがバッファからシ
フトされて出されると共に、それに続くワードがバッフ
ァにおいてシフトアップされる。プロセッサは、命令流
の中から命令ワードをプレフェッチして、命令バッファ
をいっばいの状屈に保つ。プロセッサが現在命令の処理
を終えると、次の命令のプレフェッチされたワードがバ
ッファにおいてシフトアップされ、プロセッサは現在命
令の処理を終えると、直ちにこれらワードを処理するこ
とができる。このプレフェッチにより、プロセッサは命
令を非常に迅速に処理することができる。
ｅｒ）氏等の米国特許第４，２３６，２０６号には、単
一の命令がメモリ要素内の色々な数の記憶位置をとるよ
うな改良が開示されている。中央処理ユニットは、命令
流から検索したワードがロードされる命令バッファを含
んでいる。一般に、プロセッサがこの命令バッファ内の
命令の部分を処理する時には、これらがバッファからシ
フトされて出されると共に、それに続くワードがバッフ
ァにおいてシフトアップされる。プロセッサは、命令流
の中から命令ワードをプレフェッチして、命令バッファ
をいっばいの状屈に保つ。プロセッサが現在命令の処理
を終えると、次の命令のプレフェッチされたワードがバ
ッファにおいてシフトアップされ、プロセッサは現在命
令の処理を終えると、直ちにこれらワードを処理するこ
とができる。このプレフェッチにより、プロセッサは命
令を非常に迅速に処理することができる。
発明が解決しようとする問題点
然し乍ら、プロセッサが現在命令流からの命令の処理を
続行するか或いは別の命令流へ移行することが必要であ
るような分岐命令に達した場合に、成る種の問題が生じ
る。幾つかの分岐は、無条件分岐である。
続行するか或いは別の命令流へ移行することが必要であ
るような分岐命令に達した場合に、成る種の問題が生じ
る。幾つかの分岐は、無条件分岐である。
その他の分岐は、条件分岐であり、プロセッサは、命令
を受けた時にプロセッサの状態に基づいて別の命令流へ
移行するか否かを決定する。プロセッサは、無条件分岐
に出会うと、「分岐実行」命令流から直ちにプレフェッ
チを開始することができる。然し乍ら、条件分岐の場合
には、プロセッサは、処理の進行が停滞することになる
。プロセッサは、現在命令流からプレフェッチを続行で
きるが、この場合、分岐を実行すれば、プレフェッチし
た命令が使用されないことになる。これに対し、「分岐
実行」命令流からも命令をプレフェッチできるが、分岐
を行なわない場合には、これらの命令ワードが使用され
ないことになる。第３のやり方は、条件分岐命令に応答
して命令をプレフェッチできないようにすることである
。これら３つの方法は、いずれも、命令の処理を少なく
とも若干遅延させる。
を受けた時にプロセッサの状態に基づいて別の命令流へ
移行するか否かを決定する。プロセッサは、無条件分岐
に出会うと、「分岐実行」命令流から直ちにプレフェッ
チを開始することができる。然し乍ら、条件分岐の場合
には、プロセッサは、処理の進行が停滞することになる
。プロセッサは、現在命令流からプレフェッチを続行で
きるが、この場合、分岐を実行すれば、プレフェッチし
た命令が使用されないことになる。これに対し、「分岐
実行」命令流からも命令をプレフェッチできるが、分岐
を行なわない場合には、これらの命令ワードが使用され
ないことになる。第３のやり方は、条件分岐命令に応答
して命令をプレフェッチできないようにすることである
。これら３つの方法は、いずれも、命令の処理を少なく
とも若干遅延させる。
問題を解決するための手段
それ故、本発明は、中央プロセッサユニットが条件分岐
命令に応答して「分岐実行」命令流と「分岐非実行」命
令流との両方から命令をプリフェッチするような構成を
提供する。プロセッサは、処理すべきオペランドをフェ
ッチするためのフェッチユニットを備えている。このフ
ェッチユニットは、命令もフェッチし、この命令を実行
する際に行なうべきオペレーションを予め決定すると共
に、特に、この命令が条件分岐命令であるかどうかを決
定する。実行ユニットは、フェッチュニツ１へからオペ
ランドを受け取り、命令に応じてオペランドを処理し、
処理されたオペランドをフェッチユニットに戻し、フェ
ッチユニットは、処理されたオペランドをメモリに記憶
する。
命令に応答して「分岐実行」命令流と「分岐非実行」命
令流との両方から命令をプリフェッチするような構成を
提供する。プロセッサは、処理すべきオペランドをフェ
ッチするためのフェッチユニットを備えている。このフ
ェッチユニットは、命令もフェッチし、この命令を実行
する際に行なうべきオペレーションを予め決定すると共
に、特に、この命令が条件分岐命令であるかどうかを決
定する。実行ユニットは、フェッチュニツ１へからオペ
ランドを受け取り、命令に応じてオペランドを処理し、
処理されたオペランドをフェッチユニットに戻し、フェ
ッチユニットは、処理されたオペランドをメモリに記憶
する。
フエツチュニツ１〜は、２つの部分、即チ、「ボート」
に分割され、その一方は、メモリがら命令をフェッチす
る。第２の部分は、メモリからオペランドをフェッチす
る。条件分岐命令に応答して、フェッチユニットは、「
分岐実行Ｊ命令流のアドレスを決定し、オペランドフェ
ッチ部分を使用して、ｒ分岐実行Ｊ命令流から命令ワー
ドのプレフェッチを開始する。
に分割され、その一方は、メモリがら命令をフェッチす
る。第２の部分は、メモリからオペランドをフェッチす
る。条件分岐命令に応答して、フェッチユニットは、「
分岐実行Ｊ命令流のアドレスを決定し、オペランドフェ
ッチ部分を使用して、ｒ分岐実行Ｊ命令流から命令ワー
ドのプレフェッチを開始する。
実行ユニットは１分岐を行なうべきかどうかを指示する
信号をフェッチユニットに送信する。
信号をフェッチユニットに送信する。
分岐を行なわない場合には、フェッチユニットは、メモ
リがｒ分岐実行ノ命令のプレフェッチをアボートするよ
うにさせる。実行ユニットが９分岐を行なうべきである
ことをフェッチユニットに指示する場合には、フェッチ
ユニットは、メモリがプレフェッチを実行できるように
する。次いで、フェッチユニットのオペランドフェッチ
部分が、「分岐実行」命令流の位置のアドレスを命令プ
レフェッチ部分に転送し、その後、フェッチユニットは
、前記したように、「分岐実行」命令流を用いて条件分
岐命令を実行する。
リがｒ分岐実行ノ命令のプレフェッチをアボートするよ
うにさせる。実行ユニットが９分岐を行なうべきである
ことをフェッチユニットに指示する場合には、フェッチ
ユニットは、メモリがプレフェッチを実行できるように
する。次いで、フェッチユニットのオペランドフェッチ
部分が、「分岐実行」命令流の位置のアドレスを命令プ
レフェッチ部分に転送し、その後、フェッチユニットは
、前記したように、「分岐実行」命令流を用いて条件分
岐命令を実行する。
本発明は、特許請求の範囲に特に指摘する。
本発明の上記及び他の目的並びに効果は、添付図面を参
照した以下の詳細な説明より理解されよう。
照した以下の詳細な説明より理解されよう。
実施例
第１図に示すように、本発明によるデータ処理システム
の基本的な要素は、中央処理ユニット（プロセッサ）１
０と、メモリユニット１１と。
の基本的な要素は、中央処理ユニット（プロセッサ）１
０と、メモリユニット１１と。
入／出力要素１２とを含む。プロセッサ１０は、メモリ
制御器１〜１１のアドレス、可能な記憶位置に記憶され
た命令を実行する。命令は、オペランドに基づいて実行
さるべきオペレーションを識別し、オペランドもメモリ
ユニットのアドレス可能な位置に記憶される。命令及び
オペランドは、プロセッサ１ｏにより必要な時にフェッ
チされ、処理されたデータは、メモリユニットに戻され
る。又、プロセッサ１０は、入／出力要素内の二二ツ１
〜に制御情報を送信し、これらユニットが選択されたオ
ペレーションを実行して例えばデータをメモリユニット
１１へ送信したりメモリユニット１１がらデータを検索
したりできるようにする。このようなデータは、命令で
あるか、メモリユニットに送信されるオペランドである
か、或いは、記憶又は表示のためにメモリから検索され
る処理済みデータである。
制御器１〜１１のアドレス、可能な記憶位置に記憶され
た命令を実行する。命令は、オペランドに基づいて実行
さるべきオペレーションを識別し、オペランドもメモリ
ユニットのアドレス可能な位置に記憶される。命令及び
オペランドは、プロセッサ１ｏにより必要な時にフェッ
チされ、処理されたデータは、メモリユニットに戻され
る。又、プロセッサ１０は、入／出力要素内の二二ツ１
〜に制御情報を送信し、これらユニットが選択されたオ
ペレーションを実行して例えばデータをメモリユニット
１１へ送信したりメモリユニット１１がらデータを検索
したりできるようにする。このようなデータは、命令で
あるか、メモリユニットに送信されるオペランドである
か、或いは、記憶又は表示のためにメモリから検索され
る処理済みデータである。
オペレータコンソール１３は、オペレータのインターフ
ェイスとして働く。このオペレータコンソールにより、
オペレータは、データを検査及び記憶したり、中央処理
ユニット１０の動作を停止したり、一連の命令を介して
中央処理ユニットの動作を進めてこ九ら命令に対するプ
ロセッサの応答を決定したりすることができる。又、オ
ペレータは、ブートストラップによってシステムを初期
化したり、データ処理システム全体に対して種々の診断
テストを行なったりすることができる。
ェイスとして働く。このオペレータコンソールにより、
オペレータは、データを検査及び記憶したり、中央処理
ユニット１０の動作を停止したり、一連の命令を介して
中央処理ユニットの動作を進めてこ九ら命令に対するプ
ロセッサの応答を決定したりすることができる。又、オ
ペレータは、ブートストラップによってシステムを初期
化したり、データ処理システム全体に対して種々の診断
テストを行なったりすることができる。
中央処理ユニット１０は、参照番号１４で一般的に示さ
れた多数のバスを介してメモリユニット１１に接続され
る。特に、中央処理ユニット１０は、メモリ制御器１５
に直結され、このメモリ制御器がアレイバス１７を経て
複数のアレイ１６に接続される。１つの特定の実施例に
おいては、メモリ制御器がカッシュメモリも収容する。
れた多数のバスを介してメモリユニット１１に接続され
る。特に、中央処理ユニット１０は、メモリ制御器１５
に直結され、このメモリ制御器がアレイバス１７を経て
複数のアレイ１６に接続される。１つの特定の実施例に
おいては、メモリ制御器がカッシュメモリも収容する。
メモリ制御器１５は、カッシュ又はアレイ１６のアドレ
スされた位置からその内容を検察したり情報を一般のや
り方で記憶したりする回路を含んでいる。
スされた位置からその内容を検察したり情報を一般のや
り方で記憶したりする回路を含んでいる。
カッシュメモリは、公知であり、これについては詳細に
説明しない。
説明しない。
データ処理システムは、ディスク及びテープの二次記憶
要素、テレタイプ、キーボード及びビデオターミナル等
を含む多数の形式の入／出カニニットを備えている。こ
れらユニット２０は、入／出力バス２１を経てバスアダ
プタ２２へ接続される。入／出力バス２１は、本発明の
譲受人に譲渡された「オーバーラツプシーケンス式のデ
ータ処理システムのためのバス（Ｂｕｓ Ｆｏｒ Ｄａ
ｔａ Ｐｒｏ−ｃｅｓｓｉｎ（ＨＳｙｓｔｅｍ Ｗｉｔ
ｈ ０ｖｅｒｌａｐ ５ｅｑｕｅｎｃｅｓ） Ｊと題す
るジョーン Ｖ、レビイ （Ｊｏｈｎ Ｖ、 Ｌｅｖｙ
）氏等の米国特許第４，２３２，３６６号に開示された
ようなものである。別の形式の入／出力バスを用いて、
同様の入／出カニニット（図示せず）に接続することも
でき、このようなバスには、バスアダプタ２４に接続さ
れた入／出力バス２３が含まれるが、これは、Ｊ、コー
エン（Ｊ、 Ｃｏｈｅｎ）氏等の「データ処理システム
（Ｄａｔａ Ｐｒｏｃｅｓｓｉｎに Ｓｙｓｔｅｍ）
Ｊと題する米国特許第３，８１５，０９９号に開示され
たものである。
要素、テレタイプ、キーボード及びビデオターミナル等
を含む多数の形式の入／出カニニットを備えている。こ
れらユニット２０は、入／出力バス２１を経てバスアダ
プタ２２へ接続される。入／出力バス２１は、本発明の
譲受人に譲渡された「オーバーラツプシーケンス式のデ
ータ処理システムのためのバス（Ｂｕｓ Ｆｏｒ Ｄａ
ｔａ Ｐｒｏ−ｃｅｓｓｉｎ（ＨＳｙｓｔｅｍ Ｗｉｔ
ｈ ０ｖｅｒｌａｐ ５ｅｑｕｅｎｃｅｓ） Ｊと題す
るジョーン Ｖ、レビイ （Ｊｏｈｎ Ｖ、 Ｌｅｖｙ
）氏等の米国特許第４，２３２，３６６号に開示された
ようなものである。別の形式の入／出力バスを用いて、
同様の入／出カニニット（図示せず）に接続することも
でき、このようなバスには、バスアダプタ２４に接続さ
れた入／出力バス２３が含まれるが、これは、Ｊ、コー
エン（Ｊ、 Ｃｏｈｅｎ）氏等の「データ処理システム
（Ｄａｔａ Ｐｒｏｃｅｓｓｉｎに Ｓｙｓｔｅｍ）
Ｊと題する米国特許第３，８１５，０９９号に開示され
たものである。
バスアダプタ２２及び２４は、アダプタバス２５を経て
メモリ制御器１５とデータをやり取りするように接続さ
れる。バスアダプタは、割込み要求／許可バス２６にも
接続され、バスアダプタは、１つ以上の入／出カニニッ
ト２０の状態が変化した場合に、このバス２６を経て、
一般的なやり方で中央処理ユニット１０の処理に割り込
むことができる。従って、中央処理ユニット１０は、入
／出力要素内のユニットに割込み要求許可信号を直接転
送すると共に、メモリ制御器１５を経て入／出力要素１
２内のユニットへ制御情報を送信したりこれらユニット
から状態情報を受信したりする。従って、メモリ制御器
は、中央処理二ニット１ｏ及び入／出力要素１２とのデ
ータのやり取りを制御すると共に、中央処理ユニットと
入／出力要素１２との間の制御及び状態情報の転送もｊ
ｌＡ御する。
メモリ制御器１５とデータをやり取りするように接続さ
れる。バスアダプタは、割込み要求／許可バス２６にも
接続され、バスアダプタは、１つ以上の入／出カニニッ
ト２０の状態が変化した場合に、このバス２６を経て、
一般的なやり方で中央処理ユニット１０の処理に割り込
むことができる。従って、中央処理ユニット１０は、入
／出力要素内のユニットに割込み要求許可信号を直接転
送すると共に、メモリ制御器１５を経て入／出力要素１
２内のユニットへ制御情報を送信したりこれらユニット
から状態情報を受信したりする。従って、メモリ制御器
は、中央処理二ニット１ｏ及び入／出力要素１２とのデ
ータのやり取りを制御すると共に、中央処理ユニットと
入／出力要素１２との間の制御及び状態情報の転送もｊ
ｌＡ御する。
第２図は、中央処理ユニット１０の一般的なブロック図
である。簡単に述べると、フェッチユニット３０は、メ
モリ要素１１から命令及びオペランドをフェッチし、命
令オペレーションコードの初期デコーディングを行なっ
て、実行すべきオペレーションの性質を判断し、オペレ
ーション及びオペランドを識別する信号をオペランドバ
ス３２を経て実行ユニッ１−３１に送信する。実行ユニ
ット３１は、処理済みのデータを書き込みバス３３を経
てフェッチユニット３０へ送信し、次いで。
である。簡単に述べると、フェッチユニット３０は、メ
モリ要素１１から命令及びオペランドをフェッチし、命
令オペレーションコードの初期デコーディングを行なっ
て、実行すべきオペレーションの性質を判断し、オペレ
ーション及びオペランドを識別する信号をオペランドバ
ス３２を経て実行ユニッ１−３１に送信する。実行ユニ
ット３１は、処理済みのデータを書き込みバス３３を経
てフェッチユニット３０へ送信し、次いで。
フェッチユニット３０は、これらデータを記憶のために
メモリ制御器１５・＼送信する。
メモリ制御器１５・＼送信する。
命令が、「浮動小数点」命令と称する良く知られた種類
の命令の１つである場合には、実行ユニッ１−３１は、
浮動４）数点プロセッサ３４がオペランドを処理できる
ようにする。この場合、浮動小数点プロセッサは、実行
ユニット３１の場合と同様に処理済みのデータを記憶の
ためにフェッチユニットへ送信する。実行ユニット３１
は、コンソールバス３５を経てコンソールへ接続される
と共に、割込み要求／許可バス２６にも接続され、入／
出力要素から割込み要求を受けて、公知のやり方で割込
み許可を与える。
の命令の１つである場合には、実行ユニッ１−３１は、
浮動４）数点プロセッサ３４がオペランドを処理できる
ようにする。この場合、浮動小数点プロセッサは、実行
ユニット３１の場合と同様に処理済みのデータを記憶の
ためにフェッチユニットへ送信する。実行ユニット３１
は、コンソールバス３５を経てコンソールへ接続される
と共に、割込み要求／許可バス２６にも接続され、入／
出力要素から割込み要求を受けて、公知のやり方で割込
み許可を与える。
前記したように、フェッチユニット３ｏは、メモリ制御
器から命令及びオペランドをフェッチし、処理済みのデ
ータをメモリ制御器へ送信する６フエツチユニツト３０
は、ＩＶＡバス４０を介してメモリ制御器へ接続され、
このバスを介して仮想アドレスをメモリ制御器へ送信す
ると共に、メモリデータバス４１を経て命令及びオペラ
ンドを受け取り、処理済みのデータをメモリ制御器とや
り取りする。メモリ制御器は、一般のやり方で仮想アド
レスを物理アドレスに変換する回路（図示せず）を備え
ている。
器から命令及びオペランドをフェッチし、処理済みのデ
ータをメモリ制御器へ送信する６フエツチユニツト３０
は、ＩＶＡバス４０を介してメモリ制御器へ接続され、
このバスを介して仮想アドレスをメモリ制御器へ送信す
ると共に、メモリデータバス４１を経て命令及びオペラ
ンドを受け取り、処理済みのデータをメモリ制御器とや
り取りする。メモリ制御器は、一般のやり方で仮想アド
レスを物理アドレスに変換する回路（図示せず）を備え
ている。
更に、実行ユニット３１は、ＥＶＡバス４２を介してメ
モリ制御器に接続される。成る場合には、実行ユニット
３１は、ＥＶＡバス４２を経てメモリ制御器１５へ仮想
アドレスを送信し、メモリデータバス４１及びオペラン
ドバス３２を経てメモリからデータを受信する。
モリ制御器に接続される。成る場合には、実行ユニット
３１は、ＥＶＡバス４２を経てメモリ制御器１５へ仮想
アドレスを送信し、メモリデータバス４１及びオペラン
ドバス３２を経てメモリからデータを受信する。
更に説明を続ける前に、１つの特定の実施例により構成
された中央処理ユニット１ｏによって実行される命令の
構造について説明するのが有用であろう。この構造は、
米国特許第４，２３６゜２０６号に開示されたものと同
じである。節単に説明すると、命令の見出しとしてオペ
レーションコード、即ち、ｒＯＰ Ｃ０ＤＥＪが付１
これはメモリの１つ又は２つの連続した記憶位置に含
まれる。その後、１つ以上のオペランド指定子が続く、
オペランド指定子の数は、命令のオペレーションコード
部分で指定されたオペレーションの性質によって決まる
。
された中央処理ユニット１ｏによって実行される命令の
構造について説明するのが有用であろう。この構造は、
米国特許第４，２３６゜２０６号に開示されたものと同
じである。節単に説明すると、命令の見出しとしてオペ
レーションコード、即ち、ｒＯＰ Ｃ０ＤＥＪが付１
これはメモリの１つ又は２つの連続した記憶位置に含
まれる。その後、１つ以上のオペランド指定子が続く、
オペランド指定子の数は、命令のオペレーションコード
部分で指定されたオペレーションの性質によって決まる
。
特許第４，２３６，２０６号に詳細に説明されたように
、各オペランド指定子は、多数のアドレスモードの１つ
において処理すべきオペランドを識別する。成るモード
においては、命令のオペランド指定子がオペランド自体
を含む。他のアドレスモードにおいては、オペランドが
、オペランド指定子によって識別されたフェッチユニッ
ト内のレジスタの内容によって構成されるか又はこれら
内容から導出される。或いは又、オペランドは、オペラ
ンド指定子によって識別されたレジスタの内容から導出
されるか又はこれによって指示されたメモリ内の位置に
記憶される。
、各オペランド指定子は、多数のアドレスモードの１つ
において処理すべきオペランドを識別する。成るモード
においては、命令のオペランド指定子がオペランド自体
を含む。他のアドレスモードにおいては、オペランドが
、オペランド指定子によって識別されたフェッチユニッ
ト内のレジスタの内容によって構成されるか又はこれら
内容から導出される。或いは又、オペランドは、オペラ
ンド指定子によって識別されたレジスタの内容から導出
されるか又はこれによって指示されたメモリ内の位置に
記憶される。
フェッチユニット３０は、命令バッファ５０を含み、こ
のバッファは、メモリ要素１１からフェッチされた命令
ワードを記憶する。命令デコーダ５１は、命令（第２図
Ｂ）のオペレーションコード（ＯＦ Ｃ０ＤＥ）部分
をデコードし、命令に含まれたオペランド指定子の数を
決定し、オペランド指定子を１つづつデコードしてオペ
ランドを得るようにする。オペランド指定子がオペラン
ドを含む場合には、オペランドがオペランドインターフ
ェイス５３ヘシフトされ、オペランドバス３２を経て実
行ユニット３１へ送信される。オペランド指定子がフェ
ッチユニット３０内のレジスタ′、例えば、汎用レジス
タ５４の１つ、を識別す する場合には、この識別され
たレジスタの内容もオペランドインターフェイス５３へ
送られ、オペランドバス３２を経て送信される。
のバッファは、メモリ要素１１からフェッチされた命令
ワードを記憶する。命令デコーダ５１は、命令（第２図
Ｂ）のオペレーションコード（ＯＦ Ｃ０ＤＥ）部分
をデコードし、命令に含まれたオペランド指定子の数を
決定し、オペランド指定子を１つづつデコードしてオペ
ランドを得るようにする。オペランド指定子がオペラン
ドを含む場合には、オペランドがオペランドインターフ
ェイス５３ヘシフトされ、オペランドバス３２を経て実
行ユニット３１へ送信される。オペランド指定子がフェ
ッチユニット３０内のレジスタ′、例えば、汎用レジス
タ５４の１つ、を識別す する場合には、この識別され
たレジスタの内容もオペランドインターフェイス５３へ
送られ、オペランドバス３２を経て送信される。
汎用レジスタ５４の１つがオペランドのメモリ位置を含
むことがオペランド指定子によって指示された場合には
、識別されたレジスタの内容を、マルチプレクサ５５、
演算論理ユニット５６を経て伝送して、 ＶＡ （仮想
アドレス）ラッチ５７に記憶することができる。次いで
、ＶＡクラッチ内容が工ＶＡマルチプレクサ６０及びＩ
ＶＡバスインターフェイス６１を経て送られ、ＩＶＡバ
ス４０を経て伝送されて、メモリ制御器１５（第１図）
がアドレスされた位置の内容を検索できるようにする。
むことがオペランド指定子によって指示された場合には
、識別されたレジスタの内容を、マルチプレクサ５５、
演算論理ユニット５６を経て伝送して、 ＶＡ （仮想
アドレス）ラッチ５７に記憶することができる。次いで
、ＶＡクラッチ内容が工ＶＡマルチプレクサ６０及びＩ
ＶＡバスインターフェイス６１を経て送られ、ＩＶＡバ
ス４０を経て伝送されて、メモリ制御器１５（第１図）
がアドレスされた位置の内容を検索できるようにする。
メモリ制御器は、要求された位置の内容を検索すると、
これらをメモリデータバス４１に送信する。フェッチユ
ニット３０は、メモリデータ（Ｍ Ｄ ）バスインター
フェイス６２を経てデータを受け取り、これをＩＭＤメ
モリデータラッチ６３にロードする。データがオペラン
ドを含む場合には、フェッチユニット３０がこれをオペ
ランドバスインターフェイス５３及びオペランドバス３
２を経て実行ユニット３１へ送信する。
これらをメモリデータバス４１に送信する。フェッチユ
ニット３０は、メモリデータ（Ｍ Ｄ ）バスインター
フェイス６２を経てデータを受け取り、これをＩＭＤメ
モリデータラッチ６３にロードする。データがオペラン
ドを含む場合には、フェッチユニット３０がこれをオペ
ランドバスインターフェイス５３及びオペランドバス３
２を経て実行ユニット３１へ送信する。
米国特許第４，２３６，２０６号には、多数の他の形式
のアドレスモードが説明されている。
のアドレスモードが説明されている。
「レジスタデフアート」と称する１つのモードにおいて
は、識別された汎用レジスタは、それ自体がオペランド
が記憶される位置のアドレスであるようなメモリ内のア
ドレスを含む。この場合、オペランドを得るためには、
メモリ１１から２回の検索を行なうことが必要である。
は、識別された汎用レジスタは、それ自体がオペランド
が記憶される位置のアドレスであるようなメモリ内のア
ドレスを含む。この場合、オペランドを得るためには、
メモリ１１から２回の検索を行なうことが必要である。
最初のメモリアクセスの結果は、ＩＭＤラッチ６３に記
憶されるが、これはこの場合オペランドではなく、オペ
ランドのメモリアドレスである。従って、ＩＭＤラッチ
６３の内容は、マルチプレクサ６４及び第２のマルチプ
レクサ６５を経、演算論理ユニット５６を経て送られて
、仮想アドレスラッチ５７に記憶される。次いで、ＩＶ
’Ａバスインターフェイス６１は、マルチプレクサ６０
を経てラッチ５７の内容を受け取り、第２のメモリ検索
を開始する６これにより、メモリは、メモリデータバス
４１を経てフェッチユニット３０にオペランドを送信す
る。次いで、オペランドは、ＩＭＤラッチ６３に記憶さ
れ、インターフェイス５３を経、オペランドバス３２を
経て前記したように実行ユニット３１に接続される。
憶されるが、これはこの場合オペランドではなく、オペ
ランドのメモリアドレスである。従って、ＩＭＤラッチ
６３の内容は、マルチプレクサ６４及び第２のマルチプ
レクサ６５を経、演算論理ユニット５６を経て送られて
、仮想アドレスラッチ５７に記憶される。次いで、ＩＶ
’Ａバスインターフェイス６１は、マルチプレクサ６０
を経てラッチ５７の内容を受け取り、第２のメモリ検索
を開始する６これにより、メモリは、メモリデータバス
４１を経てフェッチユニット３０にオペランドを送信す
る。次いで、オペランドは、ＩＭＤラッチ６３に記憶さ
れ、インターフェイス５３を経、オペランドバス３２を
経て前記したように実行ユニット３１に接続される。
別のアドレスモードにおいては、オペランド指定子が変
位値を含み、これは、識別された汎用レジスタ５４の内
容に追加される。その和は、オペランドのメモリアドレ
スであるか、或いは、「デフアート」モードの場合には
オペランドのアドレスのアドレスである。変位値は、命
令バッファからマルチプレクサ６４及び６５を経てシフ
トされ、演算論理ユニット５６の識別されたレジスタの
内容に加えられる。その和は１次いで、仮想アドレスラ
ッチ５７に記憶され、ＩＶＡバスインターフェイス６１
は、上記したようにメモリ１１からの検索を開始する。
位値を含み、これは、識別された汎用レジスタ５４の内
容に追加される。その和は、オペランドのメモリアドレ
スであるか、或いは、「デフアート」モードの場合には
オペランドのアドレスのアドレスである。変位値は、命
令バッファからマルチプレクサ６４及び６５を経てシフ
トされ、演算論理ユニット５６の識別されたレジスタの
内容に加えられる。その和は１次いで、仮想アドレスラ
ッチ５７に記憶され、ＩＶＡバスインターフェイス６１
は、上記したようにメモリ１１からの検索を開始する。
この場合も、オペランドは、メモリ要素１１によりイン
ターフェイス６２を経て戻され、ＩＭＤメモリデータラ
ッチ６３に記憶され、その後、オペランドバスインター
フェイス５３を経、オペランドバス３２を経て、実行ユ
ニット３１ヘシフトされる。
ターフェイス６２を経て戻され、ＩＭＤメモリデータラ
ッチ６３に記憶され、その後、オペランドバスインター
フェイス５３を経、オペランドバス３２を経て、実行ユ
ニット３１ヘシフトされる。
前記したように、フェッチユニット３０は。
実行ユニット３１及び浮動小数点プロセッサ３４のため
のオペランドを検索するだけでなく、メモリへの処理済
みデータの転送を開始する。実行ユニット及び浮動小数
点プロセッサは、書き込みバス３３を経てフェッチュニ
ツ１−３０へ処理済みデータを送信する。処理済みデー
タは、その行き先きを定める命令のオペランド指定子の
値に基づいて、汎用レジスタ５４か又はメモリかに記憶
される。フェッチユニット３０は、書き込みバスからイ
ンターフェイス６７を経て処理済みデータを受け取る。
のオペランドを検索するだけでなく、メモリへの処理済
みデータの転送を開始する。実行ユニット及び浮動小数
点プロセッサは、書き込みバス３３を経てフェッチュニ
ツ１−３０へ処理済みデータを送信する。処理済みデー
タは、その行き先きを定める命令のオペランド指定子の
値に基づいて、汎用レジスタ５４か又はメモリかに記憶
される。フェッチユニット３０は、書き込みバスからイ
ンターフェイス６７を経て処理済みデータを受け取る。
処理済みデータの行き先きが汎用レジスタの場合には、
データがインターフェイス６７から識別されたレジスタ
５４へ直接送られる。一方。
データがインターフェイス６７から識別されたレジスタ
５４へ直接送られる。一方。
処理済みデータの行き先きがメモリユニット１１の場合
には、データがインターフェイス６７からメモリデータ
バスインターフェイス６２を経てメモリユニット１１の
行き先き位置へ接続される。
には、データがインターフェイス６７からメモリデータ
バスインターフェイス６２を経てメモリユニット１１の
行き先き位置へ接続される。
又、フェッチユニット３０は、命令バッファ５０のため
の命令ワードをフェッチする回路も備えている。米国特
許第４，２３６，２０６号に開示されたように、命令は
、色々な長さである。本発明の特定の実施例においては
、メモリから検索される命令ワードの長さが４バイ１−
である。命令は、メモリからメモリデータバス４１を経
てフェッチされる１つの命令ワードで構成されてもよい
し、２つ以上の命令ワードで構成されてもよいし、或い
は、分数個の命令ワードで構成されてもよい。
の命令ワードをフェッチする回路も備えている。米国特
許第４，２３６，２０６号に開示されたように、命令は
、色々な長さである。本発明の特定の実施例においては
、メモリから検索される命令ワードの長さが４バイ１−
である。命令は、メモリからメモリデータバス４１を経
てフェッチされる１つの命令ワードで構成されてもよい
し、２つ以上の命令ワードで構成されてもよいし、或い
は、分数個の命令ワードで構成されてもよい。
フェッチユニット３０は、ＶＩＢＡ仮想命令バッファア
ドレスラッチ７０を含み、このラッチは、メモリからフ
ェッチすべき次の命令ワードのアドレスを記憶する。フ
ェッチユニット３０は、命令バッファ５０に記憶された
命令流に含まれた選択された数のバイトを処理すると、
別の命令ワードのフェッチを開始する。ＶＩＢＡラッチ
７０の内容は、ＩＶＡマルチプレクサ６０を経て接続さ
れる。次いで、ＩＶＡバスインターフェイス６１を経、
ＩＶＡバス４ｏを経てメモリ制御器１５へ転送される。
ドレスラッチ７０を含み、このラッチは、メモリからフ
ェッチすべき次の命令ワードのアドレスを記憶する。フ
ェッチユニット３０は、命令バッファ５０に記憶された
命令流に含まれた選択された数のバイトを処理すると、
別の命令ワードのフェッチを開始する。ＶＩＢＡラッチ
７０の内容は、ＩＶＡマルチプレクサ６０を経て接続さ
れる。次いで、ＩＶＡバスインターフェイス６１を経、
ＩＶＡバス４ｏを経てメモリ制御器１５へ転送される。
その後、フェッチユニット３ｏは、演算論理ユニット７
１の（＋）で指示された内容だけＶＩＢＡラッチ７０の
内容を増加し、その結果をマルチプレクサ７２を経てＶ
ＩＢＡラッチ７０ヘロードする。メモリ制御器は、命令
ワードのフェッチに応答してデータをメモリデータバス
４１に送信する。フェッチュニッ１−は、メモリデータ
バスインターフェイス６２を経て命令ワードを受け取り
、命令バッファ５０に記憶する。
１の（＋）で指示された内容だけＶＩＢＡラッチ７０の
内容を増加し、その結果をマルチプレクサ７２を経てＶ
ＩＢＡラッチ７０ヘロードする。メモリ制御器は、命令
ワードのフェッチに応答してデータをメモリデータバス
４１に送信する。フェッチュニッ１−は、メモリデータ
バスインターフェイス６２を経て命令ワードを受け取り
、命令バッファ５０に記憶する。
又、フェッチユニットは、プログラムカウンタレジスタ
７３を然るべき状態に維持し、その内容は、命令のメモ
リアドレスであり、更に詳しくは、命令のオペレーショ
ンコード（ｉ２図Ｂ） 部分のアドレスである。フェッ
チユニット３０は、命令のオペランド指定子について処
理されるバイトの数と、オペレーションコードを構成す
るバイトの数（典型的に、１又は２）との記録を保持す
る。前記で説明しそして米国特許第４，２３６゜２０６
号にも述べられたように、全てのオペランド指定子がデ
コードされると、現在命令において処理されるオペラン
ド指定子のバイト及びオペレーションコードのパイ１〜
の数がプログラムカウンタ７３の内容に追加され、その
和が、メモリユニット１１の次の命令のアドレスとなる
。プログラムカウンタ７３の内容は、以下に述べるよう
に使用される。
７３を然るべき状態に維持し、その内容は、命令のメモ
リアドレスであり、更に詳しくは、命令のオペレーショ
ンコード（ｉ２図Ｂ） 部分のアドレスである。フェッ
チユニット３０は、命令のオペランド指定子について処
理されるバイトの数と、オペレーションコードを構成す
るバイトの数（典型的に、１又は２）との記録を保持す
る。前記で説明しそして米国特許第４，２３６゜２０６
号にも述べられたように、全てのオペランド指定子がデ
コードされると、現在命令において処理されるオペラン
ド指定子のバイト及びオペレーションコードのパイ１〜
の数がプログラムカウンタ７３の内容に追加され、その
和が、メモリユニット１１の次の命令のアドレスとなる
。プログラムカウンタ７３の内容は、以下に述べるよう
に使用される。
フェッチユニット３０は、２つの部分より成り、その一
方は、オペランド指定子をデコードし、メモリユニット
１１からオペランドをフェッチしそして処理済みのデー
タをメモリユニット１１に記憶する。この部分は、仮想
アドレスラッチ５７と、演算論理ユニット５６と、マル
チプレクサ５５．６４及び６５と、レジスタ５４と、バ
ッファ５０及び６３と、命令デコーダ５１とを含む。フ
ェッチユニットの第２の部分は、メモリユニット１１か
ら命令ワードを検索する。この部分は、■ＩＢＡ仮想命
仮想命令バッファアドレスラッチフッルチプレクサ７２
と、演算論理ユニット７１とを含む。
方は、オペランド指定子をデコードし、メモリユニット
１１からオペランドをフェッチしそして処理済みのデー
タをメモリユニット１１に記憶する。この部分は、仮想
アドレスラッチ５７と、演算論理ユニット５６と、マル
チプレクサ５５．６４及び６５と、レジスタ５４と、バ
ッファ５０及び６３と、命令デコーダ５１とを含む。フ
ェッチユニットの第２の部分は、メモリユニット１１か
ら命令ワードを検索する。この部分は、■ＩＢＡ仮想命
仮想命令バッファアドレスラッチフッルチプレクサ７２
と、演算論理ユニット７１とを含む。
本発明によれば、命令デコーダ５１が条件分岐命令をデ
コードする時には、フェッチュニッ１−３０が、オペラ
ンドデコード及びフェッチ部分、特に、仮想アドレスラ
ッチ５７、マルチプレクサ６５及び演算論理ユニット５
６を使用して、「分岐実行」命令流のプレフェッチを開
始する６本発明の１つの特定の実施例においては、条件
分岐命令は、プログラムカウンタの内容に加えた時に「
分岐実行」命令流の第１命令のアドレスを形成するよう
な変位値より成るオペランド指定子を含んでいる。従っ
て、「分岐実行」命令流の第１命令のアドレスを決定す
るために、フェッチュニツ１−３０は、プログラムカウ
ンタレジスタ７３の内容をマルチプレクサ５５を経て演
算論理ユニット５６の一方の入力へ接続する。命令バッ
ファ５０からの変位値がマルチプレクサ６４及び６Ｓを
経て演算論理ユニットの他方の入力に接続される。演算
論理ユニット５６のこれら入力の値が互いに加えられ、
その結果、即ち、「分岐実行」命令流の第１命令のアド
レスが仮想アドレスラッチ５７に記憶される６次いで、
ＩＶＡバスインターフェイス６１は、ＩＶＡバス４０を
経てメモリ制御器１５ヘメモリ要求を転送し、メモリ制
御器は、「分岐実行」命令流の第１命令の検索を開始す
る。
コードする時には、フェッチュニッ１−３０が、オペラ
ンドデコード及びフェッチ部分、特に、仮想アドレスラ
ッチ５７、マルチプレクサ６５及び演算論理ユニット５
６を使用して、「分岐実行」命令流のプレフェッチを開
始する６本発明の１つの特定の実施例においては、条件
分岐命令は、プログラムカウンタの内容に加えた時に「
分岐実行」命令流の第１命令のアドレスを形成するよう
な変位値より成るオペランド指定子を含んでいる。従っ
て、「分岐実行」命令流の第１命令のアドレスを決定す
るために、フェッチュニツ１−３０は、プログラムカウ
ンタレジスタ７３の内容をマルチプレクサ５５を経て演
算論理ユニット５６の一方の入力へ接続する。命令バッ
ファ５０からの変位値がマルチプレクサ６４及び６Ｓを
経て演算論理ユニットの他方の入力に接続される。演算
論理ユニット５６のこれら入力の値が互いに加えられ、
その結果、即ち、「分岐実行」命令流の第１命令のアド
レスが仮想アドレスラッチ５７に記憶される６次いで、
ＩＶＡバスインターフェイス６１は、ＩＶＡバス４０を
経てメモリ制御器１５ヘメモリ要求を転送し、メモリ制
御器は、「分岐実行」命令流の第１命令の検索を開始す
る。
この点において、実行ユニット３１は１手前の命令の処
理を終了し、その結果によって、分岐を行なうべきかど
うか判断する６ より詳細には、実行ユニット３１は、条件分岐命令の手
前の命令の処理を終了した時に、フェッチユニット３０
へ条件コードを送信する。フェッチュニツ１−３０は、
この条件コードに基づいて分岐を行なうべきかどうか判
断する０分岐を行なうべきでない場合には、フエツチュ
ニツ１−３０は、゛ メモリに「分岐実行」検索動作を
アポ−１−させるＰ号を送る。然し乍ら、条件コードが
分岐を行なうべきであることを指示する場合には、フェ
ッチユニットは、メモリ制御器１５が「分岐実行」検索
動作を完了できるようにし、「分岐実行」命令流の第１
命令ワードがメモリデータバス４１及びメモリデータバ
スインターフェイス６２を経てフェッチユニットに受け
取られ、命令バッファ５０にロードされる。次いで、古
い命令流からの命令バッファ５０の命令ワードの上に新
たな命令ワードが書き込まれる。
理を終了し、その結果によって、分岐を行なうべきかど
うか判断する６ より詳細には、実行ユニット３１は、条件分岐命令の手
前の命令の処理を終了した時に、フェッチユニット３０
へ条件コードを送信する。フェッチュニツ１−３０は、
この条件コードに基づいて分岐を行なうべきかどうか判
断する０分岐を行なうべきでない場合には、フエツチュ
ニツ１−３０は、゛ メモリに「分岐実行」検索動作を
アポ−１−させるＰ号を送る。然し乍ら、条件コードが
分岐を行なうべきであることを指示する場合には、フェ
ッチユニットは、メモリ制御器１５が「分岐実行」検索
動作を完了できるようにし、「分岐実行」命令流の第１
命令ワードがメモリデータバス４１及びメモリデータバ
スインターフェイス６２を経てフェッチユニットに受け
取られ、命令バッファ５０にロードされる。次いで、古
い命令流からの命令バッファ５０の命令ワードの上に新
たな命令ワードが書き込まれる。
この間、仮想アドレスラッチ５７の内容は、この新たな
命令流の第２命令ワードの位置を識別するように増加さ
れる。仮想アドレスラッチ５７の内容は、マルチプレク
サ６５を経て演算論理ユニット５６の一方の入力ヘシフ
トして送り出される。種々の定数を含む回路７４からの
定数値がマルチプレクサ５５を経て演算論理ユニット５
６の他方の入力に送られ、これらが互いに加えられる。
命令流の第２命令ワードの位置を識別するように増加さ
れる。仮想アドレスラッチ５７の内容は、マルチプレク
サ６５を経て演算論理ユニット５６の一方の入力ヘシフ
トして送り出される。種々の定数を含む回路７４からの
定数値がマルチプレクサ５５を経て演算論理ユニット５
６の他方の入力に送られ、これらが互いに加えられる。
その結果は、「分岐実行」命令流の第２の命令ワードの
アドレスであり、これは、仮想アドレスラッチ５７にロ
ードされると共に、マルチプレクサ７２を経てＶＩＢＡ
仮想命令バッファアドレスラッチ７０にロードされる。
アドレスであり、これは、仮想アドレスラッチ５７にロ
ードされると共に、マルチプレクサ７２を経てＶＩＢＡ
仮想命令バッファアドレスラッチ７０にロードされる。
仮想アドレスラッチ５７の内容は、マルチプレクサ６０
を経てＩＶＡバスインターフェイス６１に接続され、こ
れは、第２の「分岐実行」命令ワードのフェッチを行な
う。
を経てＩＶＡバスインターフェイス６１に接続され、こ
れは、第２の「分岐実行」命令ワードのフェッチを行な
う。
フェッチされた命令ワードは、命令バッファ５０に記憶
される。ＶＩＢＡラッチ７０の内容は、演算論理二ニッ
ト７１において増加され、「分岐実行」命令流の第３の
命令ワードを識別する。「分岐実行」命令ワードのその
後のフェッチは、上記の方法でＶＩＢＡラッチ７０から
のアドレスを用いて実行される。
される。ＶＩＢＡラッチ７０の内容は、演算論理二ニッ
ト７１において増加され、「分岐実行」命令流の第３の
命令ワードを識別する。「分岐実行」命令ワードのその
後のフェッチは、上記の方法でＶＩＢＡラッチ７０から
のアドレスを用いて実行される。
この点において、フェッチユニット３０とメモリ制御器
１５との間でやり取りされる種々の信号について説明す
るのが有用であろう６第３図を説明すれば、フェッチユ
ニットは、メモリ動作を開始する時に、ＩＶＡ （３１
： ００）５イン１００を経てメモリ制御器１５へ仮想
アドレスを送信する。仮想アドレスの発生源が仮想アド
レスラッチ５７（第２図Ａ）であるかＶＩＢＡラッチ７
０であるかに基づイテ、ＯＰ ＭＣＦ （３： Ｏ）
オペランドメモリ制御フィールド信号をライン１０１に
送信するか或いはＩＢＵＦ ＲＥＱ命令バッファ要求
信号をライン１０２に送信する。ＯＰＭＣＦ信号は、仮
想アドレスの発生源が仮想アドレスラッチ５７である場
合に送信され、この信号は、データをメモリ制御器１５
によってフェッチユニット３０に送るべきか（即ち、転
送が読み取り転送であるか）メモリデータバス４１を経
てメモリ制御器１５に送るべきか（即ち、転送が書き込
み転送であるか）を指示するメモリ制御器１５へのコマ
ンドである。更に、ＯＰ ＭＣＦ信号は、読み取りト
ランザクションにおいて、データを工ＭＤラッチ６３に
ロードすべきであるか命令バッファ５ｏにロードすべき
であるかを指示する。ＯＰ ＭＣＦ信号は、前記した
ようにフェッチが条件分岐命令に応じたものである場合
だけデータを命令バッファ５ｏにロードすべきであるこ
とを指示する。
１５との間でやり取りされる種々の信号について説明す
るのが有用であろう６第３図を説明すれば、フェッチユ
ニットは、メモリ動作を開始する時に、ＩＶＡ （３１
： ００）５イン１００を経てメモリ制御器１５へ仮想
アドレスを送信する。仮想アドレスの発生源が仮想アド
レスラッチ５７（第２図Ａ）であるかＶＩＢＡラッチ７
０であるかに基づイテ、ＯＰ ＭＣＦ （３： Ｏ）
オペランドメモリ制御フィールド信号をライン１０１に
送信するか或いはＩＢＵＦ ＲＥＱ命令バッファ要求
信号をライン１０２に送信する。ＯＰＭＣＦ信号は、仮
想アドレスの発生源が仮想アドレスラッチ５７である場
合に送信され、この信号は、データをメモリ制御器１５
によってフェッチユニット３０に送るべきか（即ち、転
送が読み取り転送であるか）メモリデータバス４１を経
てメモリ制御器１５に送るべきか（即ち、転送が書き込
み転送であるか）を指示するメモリ制御器１５へのコマ
ンドである。更に、ＯＰ ＭＣＦ信号は、読み取りト
ランザクションにおいて、データを工ＭＤラッチ６３に
ロードすべきであるか命令バッファ５ｏにロードすべき
であるかを指示する。ＯＰ ＭＣＦ信号は、前記した
ようにフェッチが条件分岐命令に応じたものである場合
だけデータを命令バッファ５ｏにロードすべきであるこ
とを指示する。
ＩＢＵＦ ＲＥＱ信号は、工ｖＡライン１゜Ｏを経て
送信される仮想アドレス信号の発生源がＶＩＢＡラッチ
７０である時にバスインターフェイス６１（第２図Ａ）
によって送られる。この場合、転送は、常に、読み取り
転送であり、返送される命令ワードは、命令バッファ５
ｏに記憶される。
送信される仮想アドレス信号の発生源がＶＩＢＡラッチ
７０である時にバスインターフェイス６１（第２図Ａ）
によって送られる。この場合、転送は、常に、読み取り
転送であり、返送される命令ワードは、命令バッファ５
ｏに記憶される。
ライン１００を経て送信される仮想アドレスの発生源が
仮想アドレスラッチ５７の場合には。
仮想アドレスラッチ５７の場合には。
インターフェイス６１がＯＰ ＭＥＭ ＣＸＴオペ
ランドメモリコンテックス１−信号をライン１０３に送
信し、この信号は、メモリ制御器ＩＳとやり取りさるべ
きデータバイトの数を指示する。
ランドメモリコンテックス１−信号をライン１０３に送
信し、この信号は、メモリ制御器ＩＳとやり取りさるべ
きデータバイトの数を指示する。
ライン１００の仮想アドレス並びにＯＰ ＭＣＦ信号
もしくはＩＢＵＦ ＲＥＱ信号に応答して、メモリ制
御器１５は、仮想アドレスを首尾よく物理アドレスに変
換して転送を完了できる場合に２つの確認信号の一方を
フェッチユニット３０に送信する。（仮想アドレスの使
用及び仮想アドレスから物理アドレスへの変換は公知で
あり、ここでは詳細に説明しない。例えば、１９７４年
。
もしくはＩＢＵＦ ＲＥＱ信号に応答して、メモリ制
御器１５は、仮想アドレスを首尾よく物理アドレスに変
換して転送を完了できる場合に２つの確認信号の一方を
フェッチユニット３０に送信する。（仮想アドレスの使
用及び仮想アドレスから物理アドレスへの変換は公知で
あり、ここでは詳細に説明しない。例えば、１９７４年
。
１２月１０日にロバート Ｃ，グレイ（Ｒｏｂｅｒｔ
Ｃ。
Ｃ。
ｃｒａｙ）氏等に与えられた「仮想アドレスを物理アド
レスに変換する回路（Ｃｉｒｃｕｉｔ Ｆｏｒ Ｃｏｎ
ｖｅｒｔｉｎｇＶｉｒｔｕａｌ Ａｄｄｒａｓｓｅｓ
Ｉｎｔｏ Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓｅｓ）と
題する米国特許第３，８５４，１２６号を参照されたい
、メモリ・、；Ｓ器１５によって返送される確認信号は
、仮想アドレス信号の発生源が仮想アドレスラッチ５７
であるかＶＩＢＡラッチ７０であるかによって決まる。
レスに変換する回路（Ｃｉｒｃｕｉｔ Ｆｏｒ Ｃｏｎ
ｖｅｒｔｉｎｇＶｉｒｔｕａｌ Ａｄｄｒａｓｓｅｓ
Ｉｎｔｏ Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓｅｓ）と
題する米国特許第３，８５４，１２６号を参照されたい
、メモリ・、；Ｓ器１５によって返送される確認信号は
、仮想アドレス信号の発生源が仮想アドレスラッチ５７
であるかＶＩＢＡラッチ７０であるかによって決まる。
アドレス信号の発生源が仮想アドレスラッチ５７である
場合には、メモリ制御器１５は、ＯＰ ＰＡ ＡＣ
Ｋオペランド物理アドレス確認信号をライン１０４に送
信する。
場合には、メモリ制御器１５は、ＯＰ ＰＡ ＡＣ
Ｋオペランド物理アドレス確認信号をライン１０４に送
信する。
然°し乍ら、アドレス信号の発生源がＶＩＶＡラッチ７
０である場合には、メモリ制御器１５は、よりＦ Ｐ
Ａ ＡＣＫ命令バッファ物理アドレス確認信号をライ
ン１０５に送信する。
０である場合には、メモリ制御器１５は、よりＦ Ｐ
Ａ ＡＣＫ命令バッファ物理アドレス確認信号をライ
ン１０５に送信する。
ライン１０４を経て送られるＯＰ ＰＡ ＡＣＫ確
認信号の受信に続いて、ＯＰ ＭＣＦコマンド信号が
読み取りトランザクションを指示しそしてフェッチされ
たワードを命令バッファ５０に記憶すべきであった場合
には、フェッチュニッ１−３ｏがＯＰ ＡＢＯＲＴ信
号をライン１０６に送信する。これは、実行ユニット３
１がフェッチユニット３０に分岐を行なうべきでないこ
とを示す条件コードを送信する場合に生じる。ＯＰ
ＡＢＯＲＴ信号により、メモリ制御器１５は、仮想アド
レスラッチ５７からのメモリ参照をア余−１−する。
認信号の受信に続いて、ＯＰ ＭＣＦコマンド信号が
読み取りトランザクションを指示しそしてフェッチされ
たワードを命令バッファ５０に記憶すべきであった場合
には、フェッチュニッ１−３ｏがＯＰ ＡＢＯＲＴ信
号をライン１０６に送信する。これは、実行ユニット３
１がフェッチユニット３０に分岐を行なうべきでないこ
とを示す条件コードを送信する場合に生じる。ＯＰ
ＡＢＯＲＴ信号により、メモリ制御器１５は、仮想アド
レスラッチ５７からのメモリ参照をア余−１−する。
又、ＩＶＡバス４０は、多数の種々のタイミング及び制
御信号を送るライン１０７も備えているが、これらの信
号は一般的なものであり、本発明を理解するのには不要
であろう。
御信号を送るライン１０７も備えているが、これらの信
号は一般的なものであり、本発明を理解するのには不要
であろう。
メモリデータバス４１は、ライン１１０を含み、これを
介してフェッチユニット３０とメモリ制御器１５との間
でメモリデータ信号（３１： ００）が伝送される。更
に、メモリ制御器１５は。
介してフェッチユニット３０とメモリ制御器１５との間
でメモリデータ信号（３１： ００）が伝送される。更
に、メモリ制御器１５は。
行き先きコード（１： Ｏ）信号をライン１１１を経て
フェッチユニット３０に送信する。これらの信号は、メ
モリ制御器からフェッチユニットへ送イＢされるメモリ
データ信号の行き先きとして命令バッファ５０又はＩＭ
Ｄラッチ６３を識別する。
フェッチユニット３０に送信する。これらの信号は、メ
モリ制御器からフェッチユニットへ送イＢされるメモリ
データ信号の行き先きとして命令バッファ５０又はＩＭ
Ｄラッチ６３を識別する。
ＭＤ ＲＥＳＰ応答信号は、フェッチユニット３０が
信号を識別された行き先きバッファ５０又は６３にスト
ローブできるようにするタイミング信号としてライン１
１２に送られる。ライン１１３によって送られるＥＮ
ＭＤ ＢＵＳ信号は、フェッチユニット３０がライ
ン１１０にデータ信号を送信できるようにする。更に、
メモリデータバス４１は、種々のタイミング及び制御信
号を送信するライン１１４を含んでいる。
信号を識別された行き先きバッファ５０又は６３にスト
ローブできるようにするタイミング信号としてライン１
１２に送られる。ライン１１３によって送られるＥＮ
ＭＤ ＢＵＳ信号は、フェッチユニット３０がライ
ン１１０にデータ信号を送信できるようにする。更に、
メモリデータバス４１は、種々のタイミング及び制御信
号を送信するライン１１４を含んでいる。
第４図Ａ、Ｂ及びＣは、条件分岐命令に応答して主とし
てフェッチユニット３０によって実行されるステップを
詳細に示すフローチャートである。先ず、命令デコーダ
５１が命令バッファ５０の命令をデコードする（ステッ
プ１２０）。命令が条件分岐命令でないことがオペレー
ションコードによって指示されると（ステップ１２０）
、命令デコーダ５１は、中央処理ユニット１ｏの他部分
が命令を実行できるようにする（ステップ１２２）。然
し乍ら、オペレーションコードが条件分岐を指示する場
合には、フェッチユニット３０のオペランド指定子デコ
ード部分が「分岐実行」命令流の第１命令のアドレスを
計算する（ステップ１２３）。
てフェッチユニット３０によって実行されるステップを
詳細に示すフローチャートである。先ず、命令デコーダ
５１が命令バッファ５０の命令をデコードする（ステッ
プ１２０）。命令が条件分岐命令でないことがオペレー
ションコードによって指示されると（ステップ１２０）
、命令デコーダ５１は、中央処理ユニット１ｏの他部分
が命令を実行できるようにする（ステップ１２２）。然
し乍ら、オペレーションコードが条件分岐を指示する場
合には、フェッチユニット３０のオペランド指定子デコ
ード部分が「分岐実行」命令流の第１命令のアドレスを
計算する（ステップ１２３）。
「分岐実行」命令流の第１命令のアドレスを計算する際
には、プログラムカウンタ７３（第２図Ａ）の内容がマ
ルチプレクサ５５を経て演算論理ユニット５６の一方の
入力に接続される（ステップ１２４）６条件分岐命令の
オペランド指定子部分の値が命令バッファ５０からマル
チプレクサ６４及び６５を経て演算論理ユニット５６の
他方の入力に送られる。次いで、演算論理ユニットは、
２つの値を加え、その結果を仮想アドレスラッチ５７に
記憶する（ステップ１２４）。この点において、「分岐
実行」命令流の第１命令ワードのアドレスが仮想アドレ
スラッチ５７に記憶され、「分岐非実行」命令流の次の
命令ワードのアドレスがＶＩＢＡラッチ７０に記憶され
る。
には、プログラムカウンタ７３（第２図Ａ）の内容がマ
ルチプレクサ５５を経て演算論理ユニット５６の一方の
入力に接続される（ステップ１２４）６条件分岐命令の
オペランド指定子部分の値が命令バッファ５０からマル
チプレクサ６４及び６５を経て演算論理ユニット５６の
他方の入力に送られる。次いで、演算論理ユニットは、
２つの値を加え、その結果を仮想アドレスラッチ５７に
記憶する（ステップ１２４）。この点において、「分岐
実行」命令流の第１命令ワードのアドレスが仮想アドレ
スラッチ５７に記憶され、「分岐非実行」命令流の次の
命令ワードのアドレスがＶＩＢＡラッチ７０に記憶され
る。
命令デコーダ５１は、現在処理されている命令が条件分
岐命令であることを指示しているので、「分岐実行」命
令流の命令ワードのアドレスが仮想アドレスラッチ５７
に記憶されると、ＩＶＡバスインターフェイス６１は、
実行ユニッ１−３１がこの条件分岐命令の手前の命令を
実行した時のアドレスを用いて命令フェッチを開始する
。フェッチユニット３０は、ＶＩＢＡラッチ７０のアド
レスを用いた命令フェッチの場合のように検索の実行を
保証するために命令バッファ５０に充分な位置が記憶さ
れるまで待機する必要はない。なぜならば、分岐を行な
う場合、命令バッファ５０の内容の上に、フェッチした
「分岐実行」命令ワードが書き込まれるからである。Ｖ
ＩＢＡラッチ７０のアドレスを用いた命令フェッチでは
、命令バッファ５０の内容の上に書き込みが行なわれる
ことはない。
岐命令であることを指示しているので、「分岐実行」命
令流の命令ワードのアドレスが仮想アドレスラッチ５７
に記憶されると、ＩＶＡバスインターフェイス６１は、
実行ユニッ１−３１がこの条件分岐命令の手前の命令を
実行した時のアドレスを用いて命令フェッチを開始する
。フェッチユニット３０は、ＶＩＢＡラッチ７０のアド
レスを用いた命令フェッチの場合のように検索の実行を
保証するために命令バッファ５０に充分な位置が記憶さ
れるまで待機する必要はない。なぜならば、分岐を行な
う場合、命令バッファ５０の内容の上に、フェッチした
「分岐実行」命令ワードが書き込まれるからである。Ｖ
ＩＢＡラッチ７０のアドレスを用いた命令フェッチでは
、命令バッファ５０の内容の上に書き込みが行なわれる
ことはない。
「分岐実行」命令ワードのフェッチを行なう時には、Ｉ
ＶＡバスインターフェイス６１が、ＶＡクラッチ７の内
容をライン１００（第３図）に送信し、オペレーション
が読み取り動作であってフェッチした命令ワードを命令
バッファ５ｏにロードすべきであることを示すＯＰ
ＭＣＦ（３：０）信号をライン１０１に送信し、全ワー
ドが検索されていることを示すＯＰ ＭＥＭ ＣＸ
Ｔコンテックス１−フィールドをライン１０３に送信す
る（ステップ１２５）。メモリ制御器１５は、これらの
信号を受け取ると、仮想アドレスを変換してフェッチを
完了できるかどうかを判断する。フェッチを完了できる
場合には、ＯＰ ＰＡ ＡＣＫ Ｗｉ認倍信号ライ
ン１０４に返送する。
ＶＡバスインターフェイス６１が、ＶＡクラッチ７の内
容をライン１００（第３図）に送信し、オペレーション
が読み取り動作であってフェッチした命令ワードを命令
バッファ５ｏにロードすべきであることを示すＯＰ
ＭＣＦ（３：０）信号をライン１０１に送信し、全ワー
ドが検索されていることを示すＯＰ ＭＥＭ ＣＸ
Ｔコンテックス１−フィールドをライン１０３に送信す
る（ステップ１２５）。メモリ制御器１５は、これらの
信号を受け取ると、仮想アドレスを変換してフェッチを
完了できるかどうかを判断する。フェッチを完了できる
場合には、ＯＰ ＰＡ ＡＣＫ Ｗｉ認倍信号ライ
ン１０４に返送する。
ＩＶＡバスインターフェイス６１がステップ１２５で示
された信号を送信した後、フェッチユニット３０は、実
行ユニット３１から条件コードを受け取る。フェッチュ
ニッ１へは、これらの条件コードから、分岐を行なうべ
きかどうかを判断する（ステップ１２６）。特に、実行
ユニット３１は、各命令に対する条件コードをフェッチ
ュニツ１〜３０に送信する。フェッチユニット３０は、
条件分岐命令を受けると、条件コードをその受信時に検
査し、分岐を行なうべきかどうかの判断をする。フェッ
チユニットは、「分岐実行」命令を継続もしくはアポ−
Ｉ−できるようにし、実行ユニット３１は、条件分岐命
令を受け取る必要もないし、これに応答して何等かの動
作を行なう必要もない。
された信号を送信した後、フェッチユニット３０は、実
行ユニット３１から条件コードを受け取る。フェッチュ
ニッ１へは、これらの条件コードから、分岐を行なうべ
きかどうかを判断する（ステップ１２６）。特に、実行
ユニット３１は、各命令に対する条件コードをフェッチ
ュニツ１〜３０に送信する。フェッチユニット３０は、
条件分岐命令を受けると、条件コードをその受信時に検
査し、分岐を行なうべきかどうかの判断をする。フェッ
チユニットは、「分岐実行」命令を継続もしくはアポ−
Ｉ−できるようにし、実行ユニット３１は、条件分岐命
令を受け取る必要もないし、これに応答して何等かの動
作を行なう必要もない。
条件コードが分岐を行なうべきでないことを示すと（ス
テップ１２６）、フェッチユニットは、ＯＰ ＡＢＯ
ＲＴ信号をライン１０６（第３図）に発生する。次いで
、メモリ制御器１５は、「分岐実行Ｊ検索要求をアボー
トする６次いで、フェッチユニットは、条件分岐命令を
命令バッファ５０からシフトして出し、次の命令へと進
む（即ち、ステップ１２０へ復帰する）。
テップ１２６）、フェッチユニットは、ＯＰ ＡＢＯ
ＲＴ信号をライン１０６（第３図）に発生する。次いで
、メモリ制御器１５は、「分岐実行Ｊ検索要求をアボー
トする６次いで、フェッチユニットは、条件分岐命令を
命令バッファ５０からシフトして出し、次の命令へと進
む（即ち、ステップ１２０へ復帰する）。
然し乍ら、ステップ１２６において、条件コードが分岐
を行なうべきであることを示すと、仮想アドレスラッチ
５７の内容のコピーがプログラムカウンタ７３に記憶さ
れる（ステップ１３０）。
を行なうべきであることを示すと、仮想アドレスラッチ
５７の内容のコピーがプログラムカウンタ７３に記憶さ
れる（ステップ１３０）。
従って、プログラムカウンタは、次に実行すべき「分岐
実行」命令流の第１命令のアドレスを受け取る。次いで
、ＶＡラッチの内容が増加されて、「分岐実行」命令流
の次の命令ワードを識別する（ステップ１３１）、ラッ
チの内容は、マルチプレクサ６５を経て演算論理ユニッ
ト５６の入力に接続される。マルチプレクサ５５は、演
算論理ユニット５６の他方の入力に対し、種々の入力の
装置７４から成る定数を選択し、演算論理ユニットは加
算を行なう。その結果は、仮想アドレスラッチ５７に記
憶されると共に、マルチプレクサ７２を経てＶＩＢＡラ
ッチ７Ｑに記憶される。従って、「分岐実行」命令流の
第２の命令ワードのアドレスは、ＶＡクラッチ７及びＶ
ＩＢＡラッチ７０に記憶される。
実行」命令流の第１命令のアドレスを受け取る。次いで
、ＶＡラッチの内容が増加されて、「分岐実行」命令流
の次の命令ワードを識別する（ステップ１３１）、ラッ
チの内容は、マルチプレクサ６５を経て演算論理ユニッ
ト５６の入力に接続される。マルチプレクサ５５は、演
算論理ユニット５６の他方の入力に対し、種々の入力の
装置７４から成る定数を選択し、演算論理ユニットは加
算を行なう。その結果は、仮想アドレスラッチ５７に記
憶されると共に、マルチプレクサ７２を経てＶＩＢＡラ
ッチ７Ｑに記憶される。従って、「分岐実行」命令流の
第２の命令ワードのアドレスは、ＶＡクラッチ７及びＶ
ＩＢＡラッチ７０に記憶される。
次いで、ＩＶＡバスインターフェイス６１は、ラッチ５
７からライン１００にアドレス信号を送信すると共に、
適当なコマンド及び長さ信号をライン１０１及び１０３
（第３図）に送信し、第２の命令ワードフェッチを実行
する（ステップ１３２）。
７からライン１００にアドレス信号を送信すると共に、
適当なコマンド及び長さ信号をライン１０１及び１０３
（第３図）に送信し、第２の命令ワードフェッチを実行
する（ステップ１３２）。
ステップ１２５において命令ワードフェッチ要求が送信
された成る時間後に、フェッチユニット３０によってＯ
Ｐ ＡＢＯＲＴ信号が送信されないならば（ステップ
１２７）、メモリ制御器１５は、メモリデータライン１
１０（第３図）を経て第１命令ワードを送信する用意が
できると共に、命令バッファ５０を識別する行き先きコ
ードがライン１１１に送信される（ステップ１３３）。
された成る時間後に、フェッチユニット３０によってＯ
Ｐ ＡＢＯＲＴ信号が送信されないならば（ステップ
１２７）、メモリ制御器１５は、メモリデータライン１
１０（第３図）を経て第１命令ワードを送信する用意が
できると共に、命令バッファ５０を識別する行き先きコ
ードがライン１１１に送信される（ステップ１３３）。
メモリデータバスインターフェイス６２は、命令ワード
を受け取り、これを命令バッファ５０に記憶しくステッ
プ１３４）、新たに検索した命令ワードを命令バッファ
を通してバッファの先頭部ヘシフトし、バッファに命令
ワードを重畳書き込みする。これら命令ワードは、全て
、「分岐非実行」命令流からのものである。その後、メ
モリ制御器は、第２の検索要求（ステップ１３２で開始
された）から命令ワードを送信し、メモリデータバスイ
ンターフェイス６２は、第１データワードに続いて命令
バッファに命令をロードする（ステップ１３６）。「分
岐実行」命令流から第１命令ワードを受信した（ステッ
プ１３４）後、フェッチユニット３０は、一般のやり方
で命令の処理を開始する（第４図Ａ、ステップ１２０）
、ＶＡラッチＳ７のアドレスを用いて「分岐実行」命令
の第２のフェッチを開始した後、フェッチュニツ１〜３
０は、ＶＩＢＡラッチ７０のアドレスを用いて「分岐実
行」命令流から命令をフェッチする。
を受け取り、これを命令バッファ５０に記憶しくステッ
プ１３４）、新たに検索した命令ワードを命令バッファ
を通してバッファの先頭部ヘシフトし、バッファに命令
ワードを重畳書き込みする。これら命令ワードは、全て
、「分岐非実行」命令流からのものである。その後、メ
モリ制御器は、第２の検索要求（ステップ１３２で開始
された）から命令ワードを送信し、メモリデータバスイ
ンターフェイス６２は、第１データワードに続いて命令
バッファに命令をロードする（ステップ１３６）。「分
岐実行」命令流から第１命令ワードを受信した（ステッ
プ１３４）後、フェッチユニット３０は、一般のやり方
で命令の処理を開始する（第４図Ａ、ステップ１２０）
、ＶＡラッチＳ７のアドレスを用いて「分岐実行」命令
の第２のフェッチを開始した後、フェッチュニツ１〜３
０は、ＶＩＢＡラッチ７０のアドレスを用いて「分岐実
行」命令流から命令をフェッチする。
前記したように５条件分岐の「分岐実行」命令プレフェ
ッチ中以外は、フェッチユニット３０は、通常、ＶＩＢ
Ａラッチ７０に記憶された仮想アドレスを用いて命令流
の命令ワードを得る。ＶよりＡランチ７０の内容を用い
て命令ワードを得るためにフェッチユニット３０が使用
するシーケンスを第４図Ｃに示す。命令バッファがメモ
リ１１ （第１図）からの命令ワードの検索を保証する
に充分な空の記憶位置を有している時には、ＩＶＡバス
インターフェイス６１がＶＩＢＡラッチ７０の内容をＩ
ＶＡバス４０のライン１００に送信し、ＩＢＵＦ Ｒ
ＥＱ命令バッファ要求信号をライン１０２に発生する（
ステップ１４０）、メモリ制御器１５がこれらの信号を
受信した時、仮想アドレスを変換して転送を実行できる
ならば、よりＦ ＰＡ ＡＣＫ確認（ステップ１４
１）信号をライン１０５（第１図）に送信する。フェッ
チユニット３０は、ＩＢＦ ＰＡ ＡＣＫ信号を受
信すると、演算論理ユニット７１（第２図Ａ）を用いて
ＶＩＢＡラッチの内容を増加し、命令流の次のワードを
識別する（ステップ１４２）。
ッチ中以外は、フェッチユニット３０は、通常、ＶＩＢ
Ａラッチ７０に記憶された仮想アドレスを用いて命令流
の命令ワードを得る。ＶよりＡランチ７０の内容を用い
て命令ワードを得るためにフェッチユニット３０が使用
するシーケンスを第４図Ｃに示す。命令バッファがメモ
リ１１ （第１図）からの命令ワードの検索を保証する
に充分な空の記憶位置を有している時には、ＩＶＡバス
インターフェイス６１がＶＩＢＡラッチ７０の内容をＩ
ＶＡバス４０のライン１００に送信し、ＩＢＵＦ Ｒ
ＥＱ命令バッファ要求信号をライン１０２に発生する（
ステップ１４０）、メモリ制御器１５がこれらの信号を
受信した時、仮想アドレスを変換して転送を実行できる
ならば、よりＦ ＰＡ ＡＣＫ確認（ステップ１４
１）信号をライン１０５（第１図）に送信する。フェッ
チユニット３０は、ＩＢＦ ＰＡ ＡＣＫ信号を受
信すると、演算論理ユニット７１（第２図Ａ）を用いて
ＶＩＢＡラッチの内容を増加し、命令流の次のワードを
識別する（ステップ１４２）。
メモリ制御器１５は、命令ワードを検索すると、これを
メモリデータ信号としてライン１１０に送信し、且つ又
、命令バッファ５０を識別する行き先きコード及びＭＤ
ＲＥＳＰ応答信号をライン１１２に送信する（ステ
ップ１４３）。次いで、フエツチュニツＩ−３０は、ラ
イン１１０からバスインターフェイス６２を経て命令ワ
ード信号を接続しくステップ１４４）、これら信号を命
令バッファ５０の空の位置に記憶する。
メモリデータ信号としてライン１１０に送信し、且つ又
、命令バッファ５０を識別する行き先きコード及びＭＤ
ＲＥＳＰ応答信号をライン１１２に送信する（ステ
ップ１４３）。次いで、フエツチュニツＩ−３０は、ラ
イン１１０からバスインターフェイス６２を経て命令ワ
ード信号を接続しくステップ１４４）、これら信号を命
令バッファ５０の空の位置に記憶する。
前記したように、第２図Ａに示すフエツチュニソ１−３
０の特定の実施例において、命令デコーダ５１が条件分
岐命令を識別すると、フエツチュニッ１〜は、（ａ）「
分岐実行」命令流の第１命令ワードのアドレスを計算し
、（ｂ）命令ワードの検索を開始し、（ｃ）実行ユニッ
ト３１から条件コードを受け取り、ここから、条件分岐
を行なうべきか否かを判断し、そして、（ｄ）分岐を行
なうべきでない場合には、メモリ制御器１５ヘアポー１
−信号を送信して、検索要求をアポ−１−シ、命令バッ
ファ５ｏの内容の重畳書き込みを回避する。
０の特定の実施例において、命令デコーダ５１が条件分
岐命令を識別すると、フエツチュニッ１〜は、（ａ）「
分岐実行」命令流の第１命令ワードのアドレスを計算し
、（ｂ）命令ワードの検索を開始し、（ｃ）実行ユニッ
ト３１から条件コードを受け取り、ここから、条件分岐
を行なうべきか否かを判断し、そして、（ｄ）分岐を行
なうべきでない場合には、メモリ制御器１５ヘアポー１
−信号を送信して、検索要求をアポ−１−シ、命令バッ
ファ５ｏの内容の重畳書き込みを回避する。
上記段階（ｂ）の直後に条件コードが受信されない場合
には、メモリ制御器が「分岐実行」命令流からの第１命
令と共に命令ワードに応答するので、上記段階のタイミ
ング取りが非常に重要であることが明らかであろう。１
つの特定の実施例においては、フェッチユニットが「分
岐実行」命令流から命令ワードの検索を開始するのを禁
止する信号が実行ユニット３１からフェッチユニット３
０へ送信される。この禁止信号は、実行ユニットがその
手前の命令の実行から得た条件コードをフェッチユニッ
トに送信する所定時間前に除去される。
には、メモリ制御器が「分岐実行」命令流からの第１命
令と共に命令ワードに応答するので、上記段階のタイミ
ング取りが非常に重要であることが明らかであろう。１
つの特定の実施例においては、フェッチユニットが「分
岐実行」命令流から命令ワードの検索を開始するのを禁
止する信号が実行ユニット３１からフェッチユニット３
０へ送信される。この禁止信号は、実行ユニットがその
手前の命令の実行から得た条件コードをフェッチユニッ
トに送信する所定時間前に除去される。
この所定時間は、条件コードが分岐を行なうべきでない
ことをフェッチユニットに指示する場合にフェッチユニ
ットが実行ユニットをして「分岐実行ｊ命令のフェッチ
をアポ−１−できるように、選択される。
ことをフェッチユニットに指示する場合にフェッチユニ
ットが実行ユニットをして「分岐実行ｊ命令のフェッチ
をアポ−１−できるように、選択される。
又、この問題は、他の２つのやり方で処理することもで
きる。先ず第１に、フェッチユニット３０に更に別のバ
ッファ（図示せず）を含ませ、このバッファに、「分岐
実行」命令流の命令ワードを最初にロードする。次いで
、フェッチユニット３ｏが分岐を行なうべきであると判
断した場合には、このバッファの内容を命令バッファ５
０へ転送し、その後の全ての命令検水もここにロードす
ることができる。又、第２に、フェッチユニットのメモ
リデータインターフェイス６２は、メモリデータバス４
１からフェッチした「分岐実行」命令ワードの受信を禁
止する回路を備えることができる。これらの構成は、ど
ちらも、命令バッファ５０の内容に、メモリ制御器１５
によって転送される「分岐実行」命令が重畳書き込みさ
れるのを防止する。然し乍ら、これらの構成は、両方共
、回路の追加を必要とし、コス１−の増加を招く。更に
、フエツチュニツ１〜が「分岐実行」命令のフェッチを
継続すべきかどうかを判断できる場合には。
きる。先ず第１に、フェッチユニット３０に更に別のバ
ッファ（図示せず）を含ませ、このバッファに、「分岐
実行」命令流の命令ワードを最初にロードする。次いで
、フェッチユニット３ｏが分岐を行なうべきであると判
断した場合には、このバッファの内容を命令バッファ５
０へ転送し、その後の全ての命令検水もここにロードす
ることができる。又、第２に、フェッチユニットのメモ
リデータインターフェイス６２は、メモリデータバス４
１からフェッチした「分岐実行」命令ワードの受信を禁
止する回路を備えることができる。これらの構成は、ど
ちらも、命令バッファ５０の内容に、メモリ制御器１５
によって転送される「分岐実行」命令が重畳書き込みさ
れるのを防止する。然し乍ら、これらの構成は、両方共
、回路の追加を必要とし、コス１−の増加を招く。更に
、フエツチュニツ１〜が「分岐実行」命令のフェッチを
継続すべきかどうかを判断できる場合には。
この判断の後にメモリ制御器がフェッチを続けられるよ
うにすると、フェッチユニット３０又は実行ユニット３
１によって開始されたメモリからの他のフェッチに対す
るメモリ制御器の処理が遅れることになる。
うにすると、フェッチユニット３０又は実行ユニット３
１によって開始されたメモリからの他のフェッチに対す
るメモリ制御器の処理が遅れることになる。
以上、特定の実施例について、本発明の詳細な説明した
。然し乍ら、本発明は、種々の基本構造を有するデータ
処理システムにおいて実施しても、或いは、ここに開示
した回路とは異なった内部回路を用いたシステムにおい
て実施しても、本発明の効果の幾つかもしくは全部を達
成できることが明らかであろう、それ故、本発明の真の
精神及び範囲に入るこれらの変更及び修正は全て特許４
１＋Ｊ求の範囲に包含されるものとする。
。然し乍ら、本発明は、種々の基本構造を有するデータ
処理システムにおいて実施しても、或いは、ここに開示
した回路とは異なった内部回路を用いたシステムにおい
て実施しても、本発明の効果の幾つかもしくは全部を達
成できることが明らかであろう、それ故、本発明の真の
精神及び範囲に入るこれらの変更及び修正は全て特許４
１＋Ｊ求の範囲に包含されるものとする。
第１図は、本発明により構成されたデジタル処理システ
ムのブロック図、 第２図Ａは、第１図に示したデータ処理システムに有用
な中央処理ユニットのブロック図、第２図Ｂは、第２図
Ａに示した中央処理ユニットによって処理される命令の
構造を示す図。 第３図は、第２図に示された中央処理ユニットのフェッ
チユニットと、第１図に示されたデータ処理システムの
メモリ制御器との間で転送される信号を示す図、そして 第４図Ａ、Ｂ及びＣは、第１図ないし第３図に示した中
央処理ユニットの動作を理解する上で有用なフローチャ
ートである。 １０・・・中央処理ユニット（プロセッサ）１１・・・
メモリアレイ１− １２・・・入／出力要素 １３・・・オペレータコンソール １４・・・バス １５・・・メモリ制御器１６・・・
メモリアレイ １７・・・アレイバス２０・・・入／出
カニニット ２１・・・入／出力バス ２２．２４・・・バスアダプタ ２５・・・アダプタバス ２６・・・割込み要求／許可バス ３０・・・フェッチユニット ３１・・・実行ユニット ３２・・・オペランドハス ３３・・・書き込みバス ３４・・・浮動小数点プロセッサ ３５・・・コンソールバス ４０・・・ＩＶＡバス ４１・・・メモリデータバス ４２・・・ＥＶＡバス ５０・・・命令ノベツファ５１
・・・命令デコーダ ５３・・・オペランドインターフェイスＳ４・・・汎用
レジスタ ５６・・・演算論理ユニット ５５．６０・・・マルチプレクサ ５７・・・ＶＡラッチ ６１・・・工ＶＡバスインターフェイス６２・・・メモ
リデータバスインターフェイス６３・・・メモリデータ
ラッチ
ムのブロック図、 第２図Ａは、第１図に示したデータ処理システムに有用
な中央処理ユニットのブロック図、第２図Ｂは、第２図
Ａに示した中央処理ユニットによって処理される命令の
構造を示す図。 第３図は、第２図に示された中央処理ユニットのフェッ
チユニットと、第１図に示されたデータ処理システムの
メモリ制御器との間で転送される信号を示す図、そして 第４図Ａ、Ｂ及びＣは、第１図ないし第３図に示した中
央処理ユニットの動作を理解する上で有用なフローチャ
ートである。 １０・・・中央処理ユニット（プロセッサ）１１・・・
メモリアレイ１− １２・・・入／出力要素 １３・・・オペレータコンソール １４・・・バス １５・・・メモリ制御器１６・・・
メモリアレイ １７・・・アレイバス２０・・・入／出
カニニット ２１・・・入／出力バス ２２．２４・・・バスアダプタ ２５・・・アダプタバス ２６・・・割込み要求／許可バス ３０・・・フェッチユニット ３１・・・実行ユニット ３２・・・オペランドハス ３３・・・書き込みバス ３４・・・浮動小数点プロセッサ ３５・・・コンソールバス ４０・・・ＩＶＡバス ４１・・・メモリデータバス ４２・・・ＥＶＡバス ５０・・・命令ノベツファ５１
・・・命令デコーダ ５３・・・オペランドインターフェイスＳ４・・・汎用
レジスタ ５６・・・演算論理ユニット ５５．６０・・・マルチプレクサ ５７・・・ＶＡラッチ ６１・・・工ＶＡバスインターフェイス６２・・・メモ
リデータバスインターフェイス６３・・・メモリデータ
ラッチ
Claims (20)
- （１）メモリからプログラム命令及びオペランドをフェ
ッチするためにデジタルデータ処理システムのプロセッ
サに使用するフェッチユニットにおいて、上記メモリは
、第１の一連のプログラム命令からのプログラム命令を
第１の一連の次々の記憶位置に記憶するように複数のア
ドレス可能な記憶位置を含んでおり、上記プログラム命
令は、条件分岐命令を含んでいて、これは、上記プロセ
ッサに所定の状態が生じるのに応答して第２の一連の記
憶位置に記憶された第２の一連のプログラム命令からの
プログラム命令を上記フェッチユニットがメモリからフ
ェッチできるようにするものであり、上記フェッチユニ
ットは、 Ａ、メモリからオペランドの検索を開始するためのオペ
ランド検索手段と、 Ｂ、メモリから命令の検索を開始するための命令検索手
段と、 Ｃ、上記オペランド検索手段及び上記命令検索手段に接
続されていて、その動作を制御するための制御手段とを
備えており、この制御手段は、条件分岐命令の受信に応
答して、上記オペランド検索手段を作動可能とし、プロ
セッサが所定状態の発生を指示するのに応じて上記第２
の一連のプログラム命令からの命令を上記メモリから検
索し始めることができるようにすることを特徴とするフ
ェッチユニット。 - （２）上記オペランド検索手段及び命令検索手段の両方
は、各々のオペランド又は命令のメモリアドレスを計算
する手段を含み、上記制御手段は、上記所定状態の有無
を指示するプロセッサからの信号を受信する手段を備え
ている特許請求の範囲第（１）項に記載のフェッチユニ
ット。 - （３）オペレーションコードと、オペランドのメモリ位
置を定めるオペランド指定子とで構成される命令を記憶
するバッファ手段を更に備え、Ａ、上記オペランド検索
アドレス計算手段は、（ｉ）オペランドのメモリアドレ
スを決定するように命令内の各オペランド指定子をデコ
ードする手段と、 （ｉｉ）上記デコード手段に接続されていてデコードさ
れたオペランドアドレスを記憶する手段とを備え、 Ｂ、上記制御手段は、上記命令バッファが条件分岐命令
を含む時に条件分岐命令のオペレーションコードに応答
して、上記オペランド検索アドレス計算手段が条件分岐
命令のオペランド指定子をデコードできるようにすると
共に、第２の一連のプログラム命令からの命令を上記メ
モリから検索開始できるようにする手段を備えている特
許請求の範囲第（２）項に記載のフェッチユニット。 - （４）条件分岐命令のオペランド指定子は、条件分岐命
令から第２の一連のプログラム命令へのアドレス可能な
記憶位置の変位を定め、 Ａ、上記オペランド検索手段は、更に、プログラムカウ
ンタレジスタを含み、 Ｂ、上記制御手段は、 （ｉ）上記プログラムカウンタレジスタの内容及び上記
条件分岐命令のオペランド指定子の両方をオペランド検
索手段のアドレス計算手段に接続できるようにする手段
と、 （ｉｉ）上記オペランド検索手段のアドレス検索手段が
加算を行なってその和を上記オペランドアドレス記憶手
段に記憶できるようにする手段とを含み、 Ｃ、上記オペランド検索手段は、更に、上記オペランド
アドレス記憶手段の内容を用いて上記第２の一連の命令
からの命令の検索を開始し、検索した命令を上記命令バ
ッファ手段に記憶する手段を備えている特許請求の範囲
第（３）項に記載のフェッチユニット。 - （５）上記命令検索手段は、更に、 Ａ、第１の一連の命令のうちの次の命令のメモリアドレ
スを記憶するための命令アドレス記憶手段と、 Ｂ、上記命令アドレス記憶手段に接続されていて、上記
命令アドレス記憶手段の内容によって識別された記憶位
置の内容の検索を開始するようにメモリへ要求を発する
手段とを備え、 Ｃ、上記命令アドレス計算手段は、上記命令アドレス記
憶手段及び上記検索開始手段に接続されていて、上記命
令アドレス記憶手段の内容が使用された時に上記命令ア
ドレス記憶手段の内容を増加する特許請求の範囲第（４
）項に記載のフェッツユニット。 - （６）上記オペランド検索手段のアドレス計算手段及び
上記命令アドレス記憶手段に接続された結合手段を更に
備え、上記制御手段は、上記命令バッファが条件分岐命
令を記憶する時に上記結合手段が第２の一連の命令のア
ドレスを、上記命令アドレス記憶手段に記憶すべく結合
できるようにする特許請求の範囲第（５）項に記載のフ
ェッチユニット。 - （７）上記制御手段は、更に、上記プロセッサに所定の
状態が生じるのに応答して上記オペランドアドレス記憶
手段の内容を上記プログラムカウンタに記憶できるよう
にする手段を備えた特許請求の範囲第（４）項に記載の
フェッチユニット。 - （８）インターフェイス手段を更に備え、このインター
フェイス手段は、 Ａ、アドレス、コマンド及びメモリ制御信号をメモリに
送信する手段を備え、コマンド信号は、命令及びオペラ
ンドを含むデータ信号を上記メモリが上記フェッチユニ
ットに転送できるようにする信号を含み、上記メモリ制
御信号は、アボート信号を含み、上記メモリは、このア
ボート信号の受信に応答して、アドレスされた位置の内
容をフェッチユニットに送信しないようにし、 Ｂ、更に、上記メモリからデータ信号を受信する手段と
、 Ｃ、上記所定状態がないことを指示するプロセッサから
の信号に応答して上記インターフェイス手段からメモリ
への上記アボート信号の送信を可能にする手段とを備え
た特許請求の範囲第（２）項に記載のフェッチユニット
。 - （９）上記インターフェイス手段は、更に、Ａ、上記イ
ンターフェイス手段からのアドレス、コマンド及びメモ
リ制御信号の受信に応答してメモリによって送られたメ
モリからの確認信号を受け取る手段と、 Ｂ、メモリからの応答信号をデータ信号と共に受け取り
、上記インターフェイス手段がデータ信号を受信できる
ようにする手段とを備えている特許請求の範囲第（８）
項に記載のフェッチユニット。 - （１０）デジタルデータ処理システムを構成するように
メモリユニットに接続される中央処理ユニットにおいて
、上記メモリは、プログラム命令と、命令の処理に用い
るオペランドとを一連の次々の記憶位置に記憶するよう
に複数のアドレス可能な記憶位置を含んでおり、命令の
１つは、条件分岐命令であって、これは、上記中央処理
ユニットに所定の状態が生じるのに応答して第２の一連
の記憶位置からのプログラム命令を上記中央処理ユニッ
トが処理できるようにするものであり、上記中央処理ユ
ニットは、 Ａ、メモリユニットから検索された命令を記憶するため
のバッファと、 Ｂ、上記第１の組の記憶位置からプログラム命令を検索
して上記命令バッファに記憶するように上記命令バッフ
ァに接続される命令検索手段と、Ｃ、上記メモリユニッ
トからオペランドを検索するためのオペランド検索手段
と、 Ｄ、上記バッファ、上記命令検索手段及び上記オペラン
ド検索手段とに接続されていて、その動作を制御するた
めの制御手段とを備え、この制御手段は、上記バッファ
の分岐命令に応答して、上記オペランド検索手段が上記
第２の組の命令記憶位置からプログラム命令を検索して
上記命令バッファに記憶できるようにすることを特徴と
する中央処理ユニット。 - （１１）所定の状態の有無に応答して分岐を行なうべき
かどうか判断する手段を更に備え、上記オペランド検索
手段は、更に、上記処理手段が分岐を行なうべきでない
と判断した場合に上記オペランド検索手段による命令の
フェッチを不能にする手段を備えている特許請求の範囲
第（１０）項に記載の中央処理ユニット。 - （１２）上記命令バッファは、多位置記憶バッファと、
上記記憶バッファに残っている命令を、所定状態の発生
に応答して上記第１の組の命令から排除する制御手段と
を備えた特許請求の範囲第（１１）項に記載の中央処理
ユニット。 - （１３）上記オペランド検索手段及び命令手段の両方は
、各オペランド又は命令のメモリアドレスを計算する手
段を備えた特許請求の範囲第（１１）項に記載の中央処
理ユニット。 - （１４）Ａ、上記バッファに記憶された命令は、オペレ
ーションコードと、オペランドのメモリ位置を定めるオ
ペランド指定子とを含み、 Ｂ、上記オペランド検索アドレス計算手段は、（ｉ）オ
ペランドのメモリアドレスを決定するように命令内の各
オペランド指定子をデコードする手段と、 （ｉｉ）上記デコード手段に接続されていて、デコード
されたオペランドアドレスを記憶する手段とを備え、 Ｃ、上記制御手段は、上記命令バッファが条件分岐命令
を含む時に、条件分岐命令のオペレーションコードに応
答して、上記オペランド検索アドレス計算手段が、条件
分岐命令のオペランド指定子をデコードすると共に、第
２の一連のプログラム命令からの命令をメモリから検索
し始めることができるようにする手段を含む特許請求の
範囲第（１３）項に記載の中央処理ユニット。 - （１５）条件分岐命令のオペランド指定子は、条件分岐
命令から第２の一連の記憶位置へのアドレス可能な記憶
位置の変位を定め、 Ａ、上記オペランド検索手段は、更に、プログラムカウ
ンタレジスタを含み、 Ｂ、上記制御手段は、 （ｉ）上記プログラムカウンタレジスタの内容及び上記
条件分岐命令のオペランド指定子の両方をオペランド検
索手段のアドレス計算手段に接続できるようにする手段
と、 （ｉｉ）上記オペランド検索手段のアドレス検索手段が
加算を行なってその和を上記オペランドアドレス記憶手
段に記憶できるようにする手段とを含み、 Ｃ、上記オペランド検索手段は、更に、上記オペランド
アドレス記憶手段の内容を用いて上記第２の一連の記憶
位置からの命令の検索を開始し、検索した命令を上記命
令バッファ手段に記憶する手段を備えている特許請求の
範囲第（１４）項に記載の中央処理ユニット。 - （１６）上記命令検索手段は、更に、 Ａ、第１の一連の命令のうちの次の命令のメモリアドレ
スを記憶するための命令アドレス記憶手段と、 Ｂ、上記命令アドレス記憶手段に接続されていて、上記
命令アドレス記憶手段の内容によって識別された記憶位
置の内容の検索を開始するようにメモリへ要求を発する
手段とを備え、 Ｃ、上記命令アドレス計算手段は、上記命令アドレス記
憶手段及び上記検索開始手段に接続されていて、上記命
令アドレス記憶手段の内容が使用された時に上記命令ア
ドレス記憶手段の内容を増加する特許請求の範囲第（１
５）項に記載の中央処理ユニット。 - （１７）上記オペランド検索手段のアドレス計算手段及
び上記命令アドレス記憶手段に接続された結合手段を更
に備え、上記制御手段は、上記命令バッファが条件分岐
命令を記憶する時に上記結合手段が第２の一連の命令の
アドレスを、上記命令アドレス記憶手段に記憶すべく結
合できるようにする特許請求の範囲第（１６）項に記載
の中央処理ユニット。 - （１８）上記制御手段は、更に、上記プロセッサに所定
の状態が生じるのに応答して上記オペランドアドレス記
憶手段の内容を上記プログラムカウンタに記憶できるよ
うにする手段を備えた特許請求の範囲第（１５）項に記
載の中央処理ユニット。 - （１９）インターフェイス手段を更に備え、このインタ
ーフェイス手段は、 Ａ、アドレス、コマンド及びメモリ制御信号をメモリに
送信する手段を備え、コマンド信号は、命令及びオペラ
ンドを含むデータ信号を上記メモリが上記フェッチユニ
ットに転送できるようにする信号を含み、上記メモリ制
御信号は、アボート信号を含み、上記メモリは、このア
ボート信号の受信に応答して、アドレスされた位置の内
容をフェッチユニットに送信しないようにし、 Ｂ、更に、上記メモリからデータ信号を受信する手段と
、 Ｃ、プロセッサが上記所定状態が生じないことを検出す
るのに応答して上記インターフェイス手段からメモリへ
の上記アボート信号の送信を可能にする手段とを備えた
特許請求の範囲第（１３）項に記載の中央処理ユニット
。 - （２０）上記インターフェイス手段は、更に、Ａ、上記
インターフェイス手段からのアドレス、コマンド及びメ
モリ制御信号の受信に応答してメモリによって送られた
メモリからの確認信号を受け取る手段と、 Ｂ、メモリからの応答信号をデータ信号と共に受け取り
、上記インターフェイス手段がデータ信号を受信できる
ようにする手段とを備えている特許請求の範囲第（１９
）項に記載の中央処理ユニット。
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