RU225527U1 - Устройство межпроцессорного обмена данными с использованием общей оперативной памяти - Google Patents

Abstract

Полезная модель относится к области автоматики и вычислительной техники и может быть использована для межпроцессорного обмена данными. Технический результат, на достижение которого направлено заявляемое техническое решение, заключается в расширении функциональных возможностей за счет реализации в одном схемотехническом блоке хранения, передачи и обмена оперативными данными, что приводит к сокращению аппаратных затрат. Указанный результат достигается тем, что устройство организации межпроцессорного обмена данными с использованием общей оперативной памяти, включающее первую схему, вторую схему, каждая из которых снабжена первым и вторым преобразователем соответственно, и общую шину памяти, при этом первая схема является ведущей и инициирует процедуру обмена, при этом в качестве первой и второй схем используют микропроцессоры, преобразователи которых содержат буфер шины адреса, буфер шины данных и буфер сигналов управления, каждый из которых присоединен к соответствующему порту шин микропроцессоров и портам шин ячеек общей шины, на которые она разделена, при этом общая шина представляет собой часть оперативного запоминающего устройства ведущего микропроцессора, снабженного блоком сигнала синхронизации и блоком сигнала управления доступом, причем блок сигнала синхронизации подключен к счетчику импульсов, который установлен во втором микропроцессоре, а блок сигнала управления доступом связан с буферами шин адреса обоих преобразователей. 1 ил.

Description

Полезная модель относится к области автоматики и вычислительной техники и может быть использована для межпроцессорного обмена данными.

Из предшествующего уровня техники известна система обмена данными, включающая два конфигурируемых устройства, одно из которых применяется к первому и содержит процессор и контроллер памяти, при этом пространство хранения второго устройства отображается в адресное пространство ввода-вывода с отображением памяти (MMIO) первого устройства, и N адресов MMIO в адресном пространстве MMIO первого устройства имеют взаимно однозначное соответствие с N первым хранилищем адреса в памяти второго устройства. Процессор используется для отправки первой инструкции контроллеру памяти, причем первая инструкция содержит целевой адрес MMIO; контроллер памяти используется для приема первой команды и определения первого адреса памяти, соответствующего целевому адресу MMIO; и первая операционная инструкция отправляется второму устройству, при этом первая операционная инструкция соответствует первой инструкции, и первая операционная инструкция содержит первый адрес памяти (WO 2022133656 (A1) «DATA PROCESSING APPARATUS AND METHOD, AND RELATED DEVICE», 2022-06-30).

Известно устройство межмодульного обмена по магистрали LVDS-M с канальным резервированием и прямым доступом в память, содержащее первый и второй каналы обмена данными, состоящие из первого триггера синхронизатора, соединенного со вторым триггером синхронизатором в первом канале, первого триггера синхронизатора и соединенного со вторым триггером синхронизатором во втором канале, фильтра фазовой автоподстройки частоты для каждого канала, соединенного со вторым триггером синхронизатором своего канала и соединенного с контроллером протокола обмена своего канала, преобразователя из последовательного кода в параллельный для каждого канала, соединенного с выходом второго триггера синхронизатора своего канала и фильтром фазовой автоподстройки частоты своего канала, при этом в него введен декодер балансных кодов, соединенный с преобразователем последовательного кода в параллельный и соединенный с контроллером протокола обмена (патент RU 2648574 на изобретение «Устройство межмодульного обмена по магистрали LVDS-M с канальным резервированием и прямым доступом в память», дата подачи 28.06.2016, дата публикации заявки 10.01.2018 г.).

Кроме того, известно устройство, содержащее процессор обслуживания и работы, процессоры управления абонента, коммутатор асинхронной передачи и схему мультиплексирования/демультиплексирования данных межпроцессорного обмена (патент № 2 142646 на изобретение «СИСТЕМА ДЛЯ МУЛЬТИПЛЕКСИРОВАНИЯ/ДЕМУЛЬТИПЛЕКСИРОВАНИЯ ДАННЫХ МЕЖПРОЦЕССОРНОГО ОБМЕНА В РЕЖИМЕ АСИНХРОННОЙ ПЕРЕДАЧИ ПРИ ОБМЕНЕ В РЕЖИМЕ АСИНХРОННОЙ ПЕРЕДАЧИ», дата подачи 12.08.1997 г., опубл. 10.12.1999 г.).

Наиболее близким техническим решением является полупроводниковая интегральная схема для выполнения передачи данных, включающая в себя первую схему (2), вторую схему (4) и первый и второй преобразователь данных (5, 6), при этом первая схема выводит данные из множества битов, второй контур получает данные от первого контура по шине передачи данных, причем первый преобразователь данных преобразует данные из первой схемы по первому правилу преобразования и выводит данные на шину данных, а второй преобразователь данных преобразует данные на шину, а второй преобразователь данных преобразует данные из шины данных обратно в исходные данные по второму правилу преобразования и выводит данные во вторую схему (MY 114631 (A) «SEMICONDUCTOR INTEGRATED CIRCUIT FOR PERFORMING DATA TRANSFER», дата подачи 24.03.1998 г., дата публ. 30.11.2002 г.).

Недостатки известных решений связаны с невозможностью использования системы не только для передачи оперативных данных, но и для хранения таких данных для одного из участников обмена, например, ведущего.

Технический результат, на достижение которого направлено заявляемое техническое решение, заключается в расширении функциональных возможностей за счет реализации в одном схемотехническом блоке не только хранение и передачу, но и обмен оперативными данными, что, в свою очередь, приводит к сокращению аппаратных затрат.

Указанный результат достигается тем, что устройство организации межпроцессорного обмена данными с использованием общей оперативной памяти, включающее первую схему, вторую схему, каждая из которых снабжена первым и вторым преобразователем соответственно, и общую шину памяти, при этом первая схема является ведущей и инициирует процедуру обмена, согласно полезной модели в качестве первой и второй схем используют микропроцессоры, преобразователи которых содержат буфер шины адреса, буфер шины данных и буфер сигналов управления, каждый из которых присоединен к соответствующему порту шин микропроцессоров и портам шин ячеек общей шины памяти, на которые она разделена, при этом общая шина представляет собой часть оперативного запоминающего устройства ведущего микропроцессора, снабженного блоком сигнала синхронизации и блоком сигнала управления доступом, причем блок сигнала синхронизации подключен к счетчику импульсов, который установлен во втором микропроцессоре, а блок сигнала управления доступом связан с буферами шин адреса обоих преобразователей.

Полезная модель поясняется чертежами, где

фигура - блок-схема устройства организации межпроцессорного обмена данными с использованием общей оперативной памяти.

Заявляемое устройство состоит из двух микросхем, в качестве которых могут быть использованы микропроцессоры 1 (МП1), 2 (МП2) при этом один из них является ведущим, например, микропроцессор 1 (МП1). Часть оперативного запоминающего устройства (ОЗУ) ведущего микропроцессора 1 выделена для обмена данными и выполняет функции общей шины памяти 3, разделенной на ячейки с соответствующими портами: порт шин адреса, порт шин данных и порт сигналов управления. Подключение каждого из микропроцессоров к общей шине памяти осуществляется через собственный преобразователь 4. Оба преобразователя содержат буфер шины адреса 5, буфер шины данных 6 и буфер сигналов управления 7. Каждый из указанных буферов 5, 6, 7 подключен к соответствующим портам шин микропроцессоров 1, 2, а именно, порту шины адреса 8, порту шины данных 9, порту сигналов управления 10 соответствующих ячеек общей шины 3. Ведущий микропроцессор 1 снабжен блоком сигнала управления доступом 11 и блоком сигнала синхронизации 12, который присоединен к счетчику импульсов 13, установленному в микропроцессоре 2. Блок сигнала управления доступом связан с буфером шины адреса преобразователя ведущего микропроцессора и через инвертор 14 присоединен к буферу шины адреса преобразователя 4 второго микропроцессора 2.

Пример конкретного выполнения

Преобразователи 4 содержат буфер шины адреса А0-АМ, буфер шины данных D0-DK, буфер сигналов управления, при этом каждый из упомянутых буферов связан с соответствующими портами шин микропроцессоров 1, 2 и общей шины памяти 3, а именно портами шины адреса А0-АМ, портами шины данных D0-DK, портами сигналов управления CS/RD/WR. Кроме того, ведущий микропроцессор 1 через порт шины адреса АМ+1-AN напрямую соединен с соответствующим портом шины адреса АМ+1-AN общей шины. Порт шины адреса АМ+1-AN служит для доступа микропроцессора 1 к оперативным данным, хранящимся по адресам, не использующимся для обмена данными при его постоянной работе.

Для обмена данными в оперативном запоминающем устройстве (ОЗУ) ведущего микропроцессора 1 выделяют часть памяти, адресуемую линиями А0-АМ, к которой имеется доступ обоих микропроцессоров через соответствующие буфера преобразователей 4.

В качестве счетчика импульсов используют программный модуль, исполняемый на микропроцессоре 2.

Полезная модель осуществляется следующим образом.

Процедура обмена данными инициируется сигналом синхронизации SYNC, посылаемым блоком сигнала синхронизации, при этом ведущий микропроцессор 1, используя сигнал управления доступом АСС в активном состоянии, направляет сигнал, разрешающий работу всех буферов первого преобразователя. Одновременно с этим запрещается работа всех буферов второго преобразователя, т.к. на них сигнал проходит через инвертор в неактивном состоянии.

Ведущий микропроцессор через порт сигналов управления, порт шины адреса А0-АМ и порт шины данных D0-DK производит обмен данными с общей шиной памяти. При этом обмен данными подразумевает чтение данных, записанных вторым микропроцессором, и запись данных, предназначенных для него же.

После завершения процедуры обмена ведущий микропроцессор 1 с помощью инвертора 14 переводит сигнал управления доступом АСС в неактивное состояние и, тем самым, разрешает работу всем буферам преобразователя второго микропроцессора и, соответственно, запрещает работу буферов преобразователя первого микропроцессора, т.к. на них сигнал приходит в неактивном состоянии. Микропроцессор 2 через порты сигналов управления, порт шины адреса А0-АМ и порт шины данных D0-DK аналогичным образом производит обмен данными с общей шиной памяти 3.

Цикл процедуры обмена данными можно разбить на две фазы. В начале первой фазы микропроцессор 1 выдает импульс сигнала синхронизации SYNC. Счетчик импульсов микропроцессора 2 по линии SYNC получает нечетное значение, что для него является признаком того, что в данный момент обмен данными осуществляет микропроцессор 1 и, соответственно, общая шина занята. По завершении обмена микропроцессор 1 выдает импульс сигнала синхронизации SYNC. Счетчик импульсов второго микропроцессора по линии SYNC получает четное значение, что является для него сигналом, что общая шина свободна и можно вести обмен.

Для доступа ко всему адресному пространству микропроцессор 1, не используя сигнал синхронизации SYNC, переводит сигнал управления доступом АСС в активное состояние и совершает процедуры чтения и/или записи во всем адресном пространстве, используя для этого порт сигналов управления, порт шины адреса А0-AN и порт шины данных D0-DK.

Связь между элементами выполнена с помощью проводящих дорожек на печатной плате ведущего микропроцессора.

Предлагаемое к защите техническое решение позволяет организовать канал связи между двумя микропроцессорами (МК), который обладает кратно большей пропускной способностью по сравнению с каналами связи, организованными с помощью последовательных интерфейсов, традиционно использующихся для связи между двумя МК.

При этом полезная модель является конструктивной частью устройства на базе микропроцессоров/микроконтроллеров, в том числе МП релейной защиты и автоматики (РЗА).

Claims (1)

1. Устройство организации межпроцессорного обмена данными с использованием общей оперативной памяти, включающее первую схему, вторую схему, каждая из которых снабжена первым и вторым преобразователем соответственно, и общую шину данных, при этом первая схема является ведущей и инициирует процедуру обмена, отличающееся тем, что в качестве первой и второй схем используют микропроцессоры, преобразователи которых содержат буфер шины адреса, буфер шины данных и буфер сигналов управления, каждый из которых присоединен к соответствующим портам шин микропроцессоров и портам шин ячеек общей шины памяти, на которые она разделена, при этом общая шина представляет собой часть оперативного запоминающего устройства ведущего микропроцессора, снабженного блоком сигнала синхронизации и блоком сигнала управления доступом, причем блок сигнала синхронизации подключен к счетчику импульсов, который установлен во втором микропроцессоре, а блок сигнала управления доступом связан с буферами шин адреса обоих преобразователей.