JPH0744488A - データ転送システム - Google Patents
データ転送システムInfo
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- JPH0744488A JPH0744488A JP18491393A JP18491393A JPH0744488A JP H0744488 A JPH0744488 A JP H0744488A JP 18491393 A JP18491393 A JP 18491393A JP 18491393 A JP18491393 A JP 18491393A JP H0744488 A JPH0744488 A JP H0744488A
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Abstract
(57)【要約】
【目的】 マスタデバイスがスレーブデバイスとデータ
転送している場合に、メモリと記憶手段との間でデータ
転送を行うことができるデータ転送システムを提供す
る。 【構成】 データを記憶するメモリ２０１，記憶手段２
０６と、バス２０２と、ＣＰＵを備え、バス２０２のバ
スマスタとなるマスタデバイス２０３と、バス２０２の
バススレイブとなるスレーブデバイス２０４と、メモリ
２０１と記憶手段２０６とのＤＭＡ方式によるデータ転
送用のバスであるＤＭＡバス２０５と、ＤＭＡバスによ
るデータ転送を制御するＤＭＡ制御手段２０７と、メモ
リ２０１に出力するメモリ制御信号を選択するセレクタ
２０８と、データ転送に使用するバスを選択するバスセ
レクタ２０９とを備え、マスタデバイス２０３がバス２
０２を通じてスレーブデバイス２０４にアクセスしてい
るとき、メモリ２０１と記憶手段２０６とはＤＭＡバス
２０５を通じてＤＭＡ方式によるデータ転送をすること
ができる。
転送している場合に、メモリと記憶手段との間でデータ
転送を行うことができるデータ転送システムを提供す
る。 【構成】 データを記憶するメモリ２０１，記憶手段２
０６と、バス２０２と、ＣＰＵを備え、バス２０２のバ
スマスタとなるマスタデバイス２０３と、バス２０２の
バススレイブとなるスレーブデバイス２０４と、メモリ
２０１と記憶手段２０６とのＤＭＡ方式によるデータ転
送用のバスであるＤＭＡバス２０５と、ＤＭＡバスによ
るデータ転送を制御するＤＭＡ制御手段２０７と、メモ
リ２０１に出力するメモリ制御信号を選択するセレクタ
２０８と、データ転送に使用するバスを選択するバスセ
レクタ２０９とを備え、マスタデバイス２０３がバス２
０２を通じてスレーブデバイス２０４にアクセスしてい
るとき、メモリ２０１と記憶手段２０６とはＤＭＡバス
２０５を通じてＤＭＡ方式によるデータ転送をすること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置間のデータ転
送を行うデータ転送システムに関する。
送を行うデータ転送システムに関する。
【０００２】
【従来の技術】現在、情報処理装置においては、ＣＰＵ
以外のプロセッサが直接、記憶装置にアクセスするＤＭ
Ａ(Direct Memory Access)方式が多く用いられている。
この方式によれば、記憶装置と外部記憶装置との間で直
接データ転送ができるため、ＣＰＵの負荷が軽減でき、
かつデータ転送を高速に行うことができる。このＤＭＡ
方式によるデータ転送においては、ＤＭＡ制御装置が用
いられ、ＣＰＵに代わってデータの転送を制御する。
以外のプロセッサが直接、記憶装置にアクセスするＤＭ
Ａ(Direct Memory Access)方式が多く用いられている。
この方式によれば、記憶装置と外部記憶装置との間で直
接データ転送ができるため、ＣＰＵの負荷が軽減でき、
かつデータ転送を高速に行うことができる。このＤＭＡ
方式によるデータ転送においては、ＤＭＡ制御装置が用
いられ、ＣＰＵに代わってデータの転送を制御する。
【０００３】以下、図面を参照しながら、従来のデータ
転送システムについて説明する。図３は、従来のデータ
転送システムの一構成例を示すブロック図である。図
中、１０１はＣＰＵにより制御されるバスである。１０
２はＣＰＵを備え、バス１０１のバスマスタになるマス
タデバイスである。マスタデバイス１０２は、バス１０
１を通じてスレーブデバイス１０３とメモリ１０４との
間でデータ転送を行う。１０３はバス１０１のバススレ
ーブになるスレーブデバイス、１０４はバス１０１に接
続され、データを記憶するメモリ（記憶装置）、１０５
は記憶手段であり、例えば、記憶装置が用いられ、ＤＭ
Ａ方式により転送されるデータを記憶する。１０６はＤ
ＭＡ制御手段であって、メモリ１０４と記憶手段１０５
との間のＤＭＡ方式によるデータ転送を制御する。
転送システムについて説明する。図３は、従来のデータ
転送システムの一構成例を示すブロック図である。図
中、１０１はＣＰＵにより制御されるバスである。１０
２はＣＰＵを備え、バス１０１のバスマスタになるマス
タデバイスである。マスタデバイス１０２は、バス１０
１を通じてスレーブデバイス１０３とメモリ１０４との
間でデータ転送を行う。１０３はバス１０１のバススレ
ーブになるスレーブデバイス、１０４はバス１０１に接
続され、データを記憶するメモリ（記憶装置）、１０５
は記憶手段であり、例えば、記憶装置が用いられ、ＤＭ
Ａ方式により転送されるデータを記憶する。１０６はＤ
ＭＡ制御手段であって、メモリ１０４と記憶手段１０５
との間のＤＭＡ方式によるデータ転送を制御する。
【０００４】以上のように構成されたデータ転送システ
ムについて、以下その動作を説明する。マスタデバイス
１０２は、バス１０１を通して、スレーブデバイス１０
３及びメモリ１０４にアクセスすることができる。ま
た、ＤＭＡ制御手段１０６は、バス１０１を通して、記
憶手段１０５の記憶するデータをメモリ１０４に転送す
ることができる。なお、上記ＤＭＡ方式に関しては、例
えば、「Ｌ６４８５３ＳＢｕｓ ＤＭＡ Ｃｏｎｔｒｏ
ｌｌｅｒ Ｔｅｃｈｎｉｃａｌ Ｍａｎｕａｌ（ＬＳＩ
Ｌｏｇｉｃ社）」に記載されている。
ムについて、以下その動作を説明する。マスタデバイス
１０２は、バス１０１を通して、スレーブデバイス１０
３及びメモリ１０４にアクセスすることができる。ま
た、ＤＭＡ制御手段１０６は、バス１０１を通して、記
憶手段１０５の記憶するデータをメモリ１０４に転送す
ることができる。なお、上記ＤＭＡ方式に関しては、例
えば、「Ｌ６４８５３ＳＢｕｓ ＤＭＡ Ｃｏｎｔｒｏ
ｌｌｅｒ Ｔｅｃｈｎｉｃａｌ Ｍａｎｕａｌ（ＬＳＩ
Ｌｏｇｉｃ社）」に記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成では、バスの制御プロトコルの多くが、一方の記憶装
置がバスを使用している間は、他方の記憶装置がバスを
使用できないこととしているため、マスタデバイス１０
２がバス１０１を使用している間は、ＤＭＡ制御手段１
０６はバス１０１を使用できない。ＤＭＡ制御手段１０
６は、バス１０１を使用できないため、メモリ１０４及
び記憶手段１０５がデータの入出力が可能な状態となっ
ていても、ＤＭＡ方式によるデータ転送を行うことがで
きないという問題点を有していた。
成では、バスの制御プロトコルの多くが、一方の記憶装
置がバスを使用している間は、他方の記憶装置がバスを
使用できないこととしているため、マスタデバイス１０
２がバス１０１を使用している間は、ＤＭＡ制御手段１
０６はバス１０１を使用できない。ＤＭＡ制御手段１０
６は、バス１０１を使用できないため、メモリ１０４及
び記憶手段１０５がデータの入出力が可能な状態となっ
ていても、ＤＭＡ方式によるデータ転送を行うことがで
きないという問題点を有していた。
【０００６】本発明は上記問題点を解決するためになさ
れたものであり、マスタデバイスがスレーブデバイスと
データ転送している場合であっても、メモリと記憶手段
との間でＤＭＡ方式によりデータ転送を行うことが可能
なデータ転送システムを提供することを目的とする。
れたものであり、マスタデバイスがスレーブデバイスと
データ転送している場合であっても、メモリと記憶手段
との間でＤＭＡ方式によりデータ転送を行うことが可能
なデータ転送システムを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本請求項１の発明は、ＣＰＵが制御するデータ転送
と、ＤＭＡ方式によるデータ転送を行うことができるデ
ータ転送システムにおいて、転送すべきデータを記憶す
る第１の記憶手段と、転送すべきデータを記憶する第２
の記憶手段と、ＣＰＵが制御するデータ転送で使用され
る第１の転送線路と、前記第１の記憶手段と前記第２の
記憶手段との間のＤＭＡ方式によるデータ転送で使用さ
れる第２の転送線路と、前記第１の転送線路の選択を指
示し、前記第１の転送線路を介して転送されるデータの
転送を制御する第１の転送制御手段と、前記第２の転送
線路の選択を指示し、前記第２の転送線路を介して転送
されるデータの転送を制御する第２の転送制御手段と、
前記第１の制御手段と前記第２の制御手段の指示を受
け、前記第１及び第２の転送線路のいずれか一方を選択
する選択手段とを備えることを特徴としている。
に、本請求項１の発明は、ＣＰＵが制御するデータ転送
と、ＤＭＡ方式によるデータ転送を行うことができるデ
ータ転送システムにおいて、転送すべきデータを記憶す
る第１の記憶手段と、転送すべきデータを記憶する第２
の記憶手段と、ＣＰＵが制御するデータ転送で使用され
る第１の転送線路と、前記第１の記憶手段と前記第２の
記憶手段との間のＤＭＡ方式によるデータ転送で使用さ
れる第２の転送線路と、前記第１の転送線路の選択を指
示し、前記第１の転送線路を介して転送されるデータの
転送を制御する第１の転送制御手段と、前記第２の転送
線路の選択を指示し、前記第２の転送線路を介して転送
されるデータの転送を制御する第２の転送制御手段と、
前記第１の制御手段と前記第２の制御手段の指示を受
け、前記第１及び第２の転送線路のいずれか一方を選択
する選択手段とを備えることを特徴としている。
【０００８】また、本請求項２の発明は、ＣＰＵが制御
するデータ転送と、ＤＭＡ方式によるデータ転送を行う
ことができるデータ転送システムにおいて、転送すべき
データを記憶する第１の記憶手段と、互いに独立した２
つの入出力部を有し、いずれか一方の入出力部を選択
し、データの入出力を行い、転送すべきデータを記憶す
る第２の記憶手段と、前記第２の記憶手段の一方の入出
力部に接続され、ＣＰＵが制御するデータ転送用の第１
の転送線路と、前記第２の記憶手段の他方の入出力部に
接続され、前記第１の記憶手段と前記第２の記憶手段と
の間のＤＭＡ方式によるデータ転送で使用されるデータ
転送用の第２の転送線路と、前記第１の転送線路の選択
を指示し、前記第１の転送線路を介して転送されるデー
タの転送を制御する第１の転送制御手段と、前記第２の
転送線路の選択を指示し、前記第２の転送線路を介して
転送されるデータの転送を制御する第２の転送制御手段
とを備えることを特徴としている。
するデータ転送と、ＤＭＡ方式によるデータ転送を行う
ことができるデータ転送システムにおいて、転送すべき
データを記憶する第１の記憶手段と、互いに独立した２
つの入出力部を有し、いずれか一方の入出力部を選択
し、データの入出力を行い、転送すべきデータを記憶す
る第２の記憶手段と、前記第２の記憶手段の一方の入出
力部に接続され、ＣＰＵが制御するデータ転送用の第１
の転送線路と、前記第２の記憶手段の他方の入出力部に
接続され、前記第１の記憶手段と前記第２の記憶手段と
の間のＤＭＡ方式によるデータ転送で使用されるデータ
転送用の第２の転送線路と、前記第１の転送線路の選択
を指示し、前記第１の転送線路を介して転送されるデー
タの転送を制御する第１の転送制御手段と、前記第２の
転送線路の選択を指示し、前記第２の転送線路を介して
転送されるデータの転送を制御する第２の転送制御手段
とを備えることを特徴としている。
【０００９】
【作用】上記構成によれば、本請求項１の発明において
は、第１及び第２の記憶手段が転送すべきデータを記憶
する。第１の転送線路はＣＰＵが制御するデータ転送
に、第２の転送線路はＤＭＡ方式によるデータ転送に使
用される。第１の転送制御手段は、第１の転送線路を介
したデータ転送を制御し、第２の転送制御手段は第２の
転送線路を介したデータ転送を制御する。選択手段は、
第１の転送線路を介してデータ転送を行うとき、第１の
制御手段の指示を受け、第１の転送線路を選択し、第２
の転送線路を介してデータ転送を行うとき、第２の制御
手段の指示を受け、第２の転送線路を選択する。これに
より、第２の記憶手段がＣＰＵの制御するデータ転送を
行っていなければ、常に第２の転送制御手段は第２の転
送線路を介して、ＤＭＡ方式によるデータ転送を行うこ
とができる。
は、第１及び第２の記憶手段が転送すべきデータを記憶
する。第１の転送線路はＣＰＵが制御するデータ転送
に、第２の転送線路はＤＭＡ方式によるデータ転送に使
用される。第１の転送制御手段は、第１の転送線路を介
したデータ転送を制御し、第２の転送制御手段は第２の
転送線路を介したデータ転送を制御する。選択手段は、
第１の転送線路を介してデータ転送を行うとき、第１の
制御手段の指示を受け、第１の転送線路を選択し、第２
の転送線路を介してデータ転送を行うとき、第２の制御
手段の指示を受け、第２の転送線路を選択する。これに
より、第２の記憶手段がＣＰＵの制御するデータ転送を
行っていなければ、常に第２の転送制御手段は第２の転
送線路を介して、ＤＭＡ方式によるデータ転送を行うこ
とができる。
【００１０】本請求項２の発明においては、第１の記憶
手段が、転送すべきデータを記憶し、第２の記憶手段は
互いに独立した２つの入出力部を有し、いずれか一方の
入出力部からデータの入出力を行い、転送すべきデータ
を記憶する。第１の転送線路はＣＰＵが制御するデータ
転送用の線路であり、第２の転送線路はＤＭＡ方式によ
るデータ転送用の線路である。第１の転送制御手段は、
ＣＰＵが制御するデータ転送の際に、第２の記憶手段に
第１の転送線路を選択するよう指示し、第１の転送線路
を介するデータ転送を制御する。第２の転送制御手段
は、第１の記憶手段と第２の記憶手段がＤＭＡ方式によ
るデータ転送を行う際に、第２の記憶手段に第２の転送
線路を選択するよう指示し、第２の転送線路を介するデ
ータ転送を制御する。これにより、第２の記憶手段がＣ
ＰＵの制御するデータ転送を行っていなければ、常に第
２の転送制御手段は第２の転送線路を介して、ＤＭＡ方
式によるデータ転送を行うことができる。
手段が、転送すべきデータを記憶し、第２の記憶手段は
互いに独立した２つの入出力部を有し、いずれか一方の
入出力部からデータの入出力を行い、転送すべきデータ
を記憶する。第１の転送線路はＣＰＵが制御するデータ
転送用の線路であり、第２の転送線路はＤＭＡ方式によ
るデータ転送用の線路である。第１の転送制御手段は、
ＣＰＵが制御するデータ転送の際に、第２の記憶手段に
第１の転送線路を選択するよう指示し、第１の転送線路
を介するデータ転送を制御する。第２の転送制御手段
は、第１の記憶手段と第２の記憶手段がＤＭＡ方式によ
るデータ転送を行う際に、第２の記憶手段に第２の転送
線路を選択するよう指示し、第２の転送線路を介するデ
ータ転送を制御する。これにより、第２の記憶手段がＣ
ＰＵの制御するデータ転送を行っていなければ、常に第
２の転送制御手段は第２の転送線路を介して、ＤＭＡ方
式によるデータ転送を行うことができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら具体的に説明する。図１は、本発明の第１の
実施例であるデータ転送システムの構成を示すブロック
図である。２０１はメモリ、２０２はバス、２０３はマ
スタデバイス、２０４はスレーブデバイス、２０５はＤ
ＭＡバス、２０６は記憶手段、２０７はＤＭＡ制御手
段、２０８はセレクタ、２０９はバスセレクタである。
照しながら具体的に説明する。図１は、本発明の第１の
実施例であるデータ転送システムの構成を示すブロック
図である。２０１はメモリ、２０２はバス、２０３はマ
スタデバイス、２０４はスレーブデバイス、２０５はＤ
ＭＡバス、２０６は記憶手段、２０７はＤＭＡ制御手
段、２０８はセレクタ、２０９はバスセレクタである。
【００１２】メモリ２０１は、データを記憶するメモリ
である。バス２０２は、マスタデバイス２０３がスレー
ブデバイス２０４及びメモリ２０１へアクセスする際に
用いられるバスである。マスタデバイス２０３は、ＣＰ
Ｕを備えたバス２０２のバスマスタであり、バス２０２
を通して、メモリ２０１及びスレーブデバイス２０４に
アクセスする。
である。バス２０２は、マスタデバイス２０３がスレー
ブデバイス２０４及びメモリ２０１へアクセスする際に
用いられるバスである。マスタデバイス２０３は、ＣＰ
Ｕを備えたバス２０２のバスマスタであり、バス２０２
を通して、メモリ２０１及びスレーブデバイス２０４に
アクセスする。
【００１３】スレーブデバイス２０４は、バス２０２の
バススレーブである。ＤＭＡバス２０５は、ＤＭＡ方式
によるデータ転送用のバスである。記憶手段２０６は、
ＤＭＡ方式によるデータ転送の際に、転送されるデータ
を記憶する。ＤＭＡ制御手段２０７は、バス２０２とＤ
ＭＡバス２０５と記憶手段２０６とセレクタ２０８に接
続され、記憶手段２０６とメモリ２０１との間のＤＭＡ
方式によるデータ転送を制御する。
バススレーブである。ＤＭＡバス２０５は、ＤＭＡ方式
によるデータ転送用のバスである。記憶手段２０６は、
ＤＭＡ方式によるデータ転送の際に、転送されるデータ
を記憶する。ＤＭＡ制御手段２０７は、バス２０２とＤ
ＭＡバス２０５と記憶手段２０６とセレクタ２０８に接
続され、記憶手段２０６とメモリ２０１との間のＤＭＡ
方式によるデータ転送を制御する。
【００１４】セレクタ２０８は、マスタデバイス２０３
から出力されるメモリ制御信号とＤＭＡ制御手段２０７
から出力されるメモリ制御信号のうち、一方を選択し
て、メモリ２０１に出力するセレクタである。ここで、
選択の方法としては、例えば、マスタデバイス２０３及
びＤＭＡ制御手段２０７のうち、セレクタ２０８にメモ
リ制御信号が早く到達した方が選択される。
から出力されるメモリ制御信号とＤＭＡ制御手段２０７
から出力されるメモリ制御信号のうち、一方を選択し
て、メモリ２０１に出力するセレクタである。ここで、
選択の方法としては、例えば、マスタデバイス２０３及
びＤＭＡ制御手段２０７のうち、セレクタ２０８にメモ
リ制御信号が早く到達した方が選択される。
【００１５】バスセレクタ２０９は、メモリ２０１に入
出力するデータをメモリ制御信号に応じて、バス２０２
とＤＭＡバス２０５のいずれか一方に切り替えて入出力
するスイッチである。ここで、メモリ制御信号は、メモ
リ２０１のデータの入出力及びバスセレクタ２０９の入
出力の切り替えを制御する制御信号である。以上のよう
に構成されたデータ転送システムについて、以下その動
作を説明する。ＤＭＡ制御手段２０７がメモリ２０１に
アクセスするときは、セレクタ２０８にＤＭＡ制御手段
２０７から送信されたメモリ制御信号が入力される。こ
のとき、マスタデバイス２０３からメモリ制御信号を入
力されていなければ、セレクタ２０８はＤＭＡ制御手段
２０７から入力されたメモリ制御信号をメモリ２０１に
出力する。
出力するデータをメモリ制御信号に応じて、バス２０２
とＤＭＡバス２０５のいずれか一方に切り替えて入出力
するスイッチである。ここで、メモリ制御信号は、メモ
リ２０１のデータの入出力及びバスセレクタ２０９の入
出力の切り替えを制御する制御信号である。以上のよう
に構成されたデータ転送システムについて、以下その動
作を説明する。ＤＭＡ制御手段２０７がメモリ２０１に
アクセスするときは、セレクタ２０８にＤＭＡ制御手段
２０７から送信されたメモリ制御信号が入力される。こ
のとき、マスタデバイス２０３からメモリ制御信号を入
力されていなければ、セレクタ２０８はＤＭＡ制御手段
２０７から入力されたメモリ制御信号をメモリ２０１に
出力する。
【００１６】ＤＭＡ制御手段２０７がメモリ２０１のデ
ータを記憶手段２０６に記憶させる場合には、ＤＭＡ制
御手段２０７から入力されたメモリ制御信号に応じて、
メモリ２０１からデータが読み出される。そして、ＤＭ
Ａ制御手段２０７から入力されたメモリ制御信号に応じ
て、バスセレクタ２０９はメモリ２０１との接続をＤＭ
Ａバス２０５に切り替える。メモリ２０１から読み出さ
れたデータはバスセレクタ２０９を経由して、ＤＭＡバ
ス２０５に出力される。ＤＭＡ制御手段２０７はＤＭＡ
バス２０５を通じて読み出されたデータを記憶手段２０
６に記憶させる。
ータを記憶手段２０６に記憶させる場合には、ＤＭＡ制
御手段２０７から入力されたメモリ制御信号に応じて、
メモリ２０１からデータが読み出される。そして、ＤＭ
Ａ制御手段２０７から入力されたメモリ制御信号に応じ
て、バスセレクタ２０９はメモリ２０１との接続をＤＭ
Ａバス２０５に切り替える。メモリ２０１から読み出さ
れたデータはバスセレクタ２０９を経由して、ＤＭＡバ
ス２０５に出力される。ＤＭＡ制御手段２０７はＤＭＡ
バス２０５を通じて読み出されたデータを記憶手段２０
６に記憶させる。
【００１７】ＤＭＡ制御手段２０７が記憶手段２０６の
記憶するデータをメモリ２０１に書き込む場合には、Ｄ
ＭＡ制御手段２０７は、記憶手段２０６から書き込むデ
ータを読み出し、ＤＭＡバス２０５に出力する。ＤＭＡ
制御手段２０７はセレクタ２０８にメモリ制御信号を出
力し、マスタデバイス２０３からメモリ制御信号が入力
されていなければ、セレクタ２０８はＤＭＡ制御手段２
０７から入力されたメモリ制御信号をメモリ２０１に出
力し、メモリ２０１はデータ書き込み可能な状態にな
る。バスセレクタ２０９は、ＤＭＡ制御手段２０７から
入力されたメモリ制御信号に応じて、メモリとの接続を
ＤＭＡバス２０５側に切り替える。ＤＭＡ制御手段２０
７はＤＭＡバス２０５からバスセレクタ２０９を通じ
て、メモリ２０１にデータを記憶させる。
記憶するデータをメモリ２０１に書き込む場合には、Ｄ
ＭＡ制御手段２０７は、記憶手段２０６から書き込むデ
ータを読み出し、ＤＭＡバス２０５に出力する。ＤＭＡ
制御手段２０７はセレクタ２０８にメモリ制御信号を出
力し、マスタデバイス２０３からメモリ制御信号が入力
されていなければ、セレクタ２０８はＤＭＡ制御手段２
０７から入力されたメモリ制御信号をメモリ２０１に出
力し、メモリ２０１はデータ書き込み可能な状態にな
る。バスセレクタ２０９は、ＤＭＡ制御手段２０７から
入力されたメモリ制御信号に応じて、メモリとの接続を
ＤＭＡバス２０５側に切り替える。ＤＭＡ制御手段２０
７はＤＭＡバス２０５からバスセレクタ２０９を通じ
て、メモリ２０１にデータを記憶させる。
【００１８】以上の動作は、ＤＭＡ方式によるデータ転
送が専用のバス２０５を通じて行われるため、マスタデ
バイス２０３がメモリ２０１にアクセスしていないかぎ
り、常に可能である。図２は、本発明の第２の実施例で
あるデータ転送システムの構成を示すブロック図であ
る。図中、３０２，３０４〜３０６は、図１の２０２，
２０４〜２０６と同一の構成をもつものであるため、そ
の説明を省略する。３０１は、バス３０２及びＤＭＡバ
ス３０５と接続された２ポートメモリである。この２ポ
ートメモリ３０１は、マスタデバイス３０３またはＤＭ
Ａ制御手段３０７からメモリ制御信号が入力されると、
バス３０２及びＤＭＡバス３０５のうち、いずれか一方
のバスとの間でデータの入出力を行う。
送が専用のバス２０５を通じて行われるため、マスタデ
バイス２０３がメモリ２０１にアクセスしていないかぎ
り、常に可能である。図２は、本発明の第２の実施例で
あるデータ転送システムの構成を示すブロック図であ
る。図中、３０２，３０４〜３０６は、図１の２０２，
２０４〜２０６と同一の構成をもつものであるため、そ
の説明を省略する。３０１は、バス３０２及びＤＭＡバ
ス３０５と接続された２ポートメモリである。この２ポ
ートメモリ３０１は、マスタデバイス３０３またはＤＭ
Ａ制御手段３０７からメモリ制御信号が入力されると、
バス３０２及びＤＭＡバス３０５のうち、いずれか一方
のバスとの間でデータの入出力を行う。
【００１９】３０３はバス３０２を通じて、２ポートメ
モリ３０１とスレーブデバイス３０４とＤＭＡ制御手段
３０７にアクセスできるマスタデバイスである。３０７
はＤＭＡバス３０５を通じて記憶手段３０６と２ポート
メモリ３０１との間のＤＭＡ転送を制御するＤＭＡ制御
手段である。以下、上記のように構成されたデータ転送
システムにおいて、記憶手段３０６と２ポートメモリ３
０１との間のデータ転送を行う場合について説明する。
ＤＭＡ制御手段３０７はＤＭＡバス３０５を通じて、２
ポートメモリ３０１にメモリ制御信号を入力する。２ポ
ートメモリ３０１は、このメモリ制御信号を受けて、一
方のポートをＤＭＡバス３０５に接続する。これによ
り、ＤＭＡ制御手段３０７は、２ポートメモリ３０１に
アクセスできる。ＤＭＡ制御手段３０７は、記憶手段３
０６から読み出したデータを２ポートメモリ３０１に記
憶させ、また、２ポートメモリ３０１から読み出された
データを記憶手段３０６に記憶させることができる。
モリ３０１とスレーブデバイス３０４とＤＭＡ制御手段
３０７にアクセスできるマスタデバイスである。３０７
はＤＭＡバス３０５を通じて記憶手段３０６と２ポート
メモリ３０１との間のＤＭＡ転送を制御するＤＭＡ制御
手段である。以下、上記のように構成されたデータ転送
システムにおいて、記憶手段３０６と２ポートメモリ３
０１との間のデータ転送を行う場合について説明する。
ＤＭＡ制御手段３０７はＤＭＡバス３０５を通じて、２
ポートメモリ３０１にメモリ制御信号を入力する。２ポ
ートメモリ３０１は、このメモリ制御信号を受けて、一
方のポートをＤＭＡバス３０５に接続する。これによ
り、ＤＭＡ制御手段３０７は、２ポートメモリ３０１に
アクセスできる。ＤＭＡ制御手段３０７は、記憶手段３
０６から読み出したデータを２ポートメモリ３０１に記
憶させ、また、２ポートメモリ３０１から読み出された
データを記憶手段３０６に記憶させることができる。
【００２０】以上の動作は、ＤＭＡ方式によるデータ転
送が専用のバスを通じて行われるため、マスタデバイス
３０３がメモリ３０１にアクセスしていないかぎり、常
に可能である。なお、本実施例においては、マスタデバ
イス、スレーブデバイス、メモリ、記憶手段は各々１つ
として説明したが、複数設けても同様な効果を得ること
が可能である。
送が専用のバスを通じて行われるため、マスタデバイス
３０３がメモリ３０１にアクセスしていないかぎり、常
に可能である。なお、本実施例においては、マスタデバ
イス、スレーブデバイス、メモリ、記憶手段は各々１つ
として説明したが、複数設けても同様な効果を得ること
が可能である。
【００２１】
【発明の効果】以上の本発明により、請求項１の発明に
係るデータ転送システムでは、新たにＤＭＡバスを設け
て、データ転送を行うようにしているので、第１の記憶
手段及び第２の記憶手段がデータの送受信可能な状態に
ある限り、常にデータを転送できる。
係るデータ転送システムでは、新たにＤＭＡバスを設け
て、データ転送を行うようにしているので、第１の記憶
手段及び第２の記憶手段がデータの送受信可能な状態に
ある限り、常にデータを転送できる。
【００２２】また、請求項２の発明に係るデータ転送シ
ステムでは、第２の記憶手段として、互いに独立した２
つの入出力部を有し、読み書き動作時にいずれか一方の
入出力部からデータの読み書きを行うため、構成をより
簡略化することができる。
ステムでは、第２の記憶手段として、互いに独立した２
つの入出力部を有し、読み書き動作時にいずれか一方の
入出力部からデータの読み書きを行うため、構成をより
簡略化することができる。
【図１】本発明の第１実施例であるデータ転送システム
の構成を示すブロック図である
の構成を示すブロック図である
【図２】本発明の第２実施例であるデータ転送システム
の構成を示すブロック図である
の構成を示すブロック図である
【図３】従来のデータ転送システムの構成を示すブロッ
ク図である。
ク図である。
１０１，２０２，３０２ バス １０２，２０３，３０３ マスタデバイス １０３，２０４，３０４ スレーブデバイス １０４，２０１ メモリ １０５，２０６，３０６ 記憶手段 １０６，２０７，３０７ ＤＭＡ制御手段 ２０５，３０５ ＤＭＡバス ２０８ セレクタ ２０９ バスセレクタ ３０１ ２ポートメモリ
Claims (2)
- 【請求項１】 ＣＰＵが制御するデータ転送と、ＤＭＡ
方式によるデータ転送を行うことができるデータ転送シ
ステムにおいて、 転送すべきデータを記憶する第１の記憶手段と、 転送すべきデータを記憶する第２の記憶手段と、 ＣＰＵが制御するデータ転送で使用される第１の転送線
路と、 前記第１の記憶手段と前記第２の記憶手段との間のＤＭ
Ａ方式によるデータ転送で使用される第２の転送線路
と、 前記第１の転送線路の選択を指示し、前記第１の転送線
路を介して転送されるデータの転送を制御する第１の転
送制御手段と、 前記第２の転送線路の選択を指示し、前記第２の転送線
路を介して転送されるデータの転送を制御する第２の転
送制御手段と、 前記第１の制御手段と前記第２の制御手段の指示を受
け、前記第１及び第２の転送線路のいずれか一方を選択
する選択手段と、 を備えることを特徴とするデータ転送システム。 - 【請求項２】 ＣＰＵが制御するデータ転送と、ＤＭＡ
方式によるデータ転送を行うことができるデータ転送シ
ステムにおいて、 転送すべきデータを記憶する第１の記憶手段と、 互いに独立した２つの入出力部を有し、いずれか一方の
入出力部を選択し、データの入出力を行い、転送すべき
データを記憶する第２の記憶手段と、 前記第２の記憶手段の一方の入出力部に接続され、ＣＰ
Ｕが制御するデータ転送用の第１の転送線路と、 前記第２の記憶手段の他方の入出力部に接続され、前記
第１の記憶手段と前記第２の記憶手段との間のＤＭＡ方
式によるデータ転送で使用されるデータ転送用の第２の
転送線路と、 前記第１の転送線路の選択を指示し、前記第１の転送線
路を介して転送されるデータの転送を制御する第１の転
送制御手段と、 前記第２の転送線路の選択を指示し、前記第２の転送線
路を介して転送されるデータの転送を制御する第２の転
送制御手段と、 を備えることを特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18491393A JPH0744488A (ja) | 1993-07-27 | 1993-07-27 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18491393A JPH0744488A (ja) | 1993-07-27 | 1993-07-27 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744488A true JPH0744488A (ja) | 1995-02-14 |
Family
ID=16161528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18491393A Pending JPH0744488A (ja) | 1993-07-27 | 1993-07-27 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744488A (ja) |
-
1993
- 1993-07-27 JP JP18491393A patent/JPH0744488A/ja active Pending
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