JPH09101934A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの仕様を変えることなく、データバス
でのデータ転送際の消費電力の低減を図る情報処理装置
を提供することを目的とする。 【構成】 周辺装置２００、３００を特定バイト位置と
は無関係に配線の負荷容量の小さいバイト位置に接続す
る。その周辺装置２００、３００が接続されているバイ
ト位置を示すシステムデータバス接続位置情報がシステ
ムデータバス接続位置情報格納手段６１０に格納され
る。バイト位置入れ換え手段６１０、６２０は、ＣＰＵ
１００の周辺装置２００、３００に対するデータの入出
力要求に伴い、ＣＰＵデータバス１０２の特定バイト位
置をシステムデータバス接続位置情報に基づいて、シス
テムデータバス１０３において前記周辺装置２００、３
００が接続されているバイト位置に入れ換えてデータを
入出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
にＣＰＵが行うメモリ、または周辺装置へのアクセス時
の省電力化を低減するものに関する。

【０００２】

【従来の技術】近年、情報処理装置はその小型化に伴い
可搬性が重要な要素となっており、バッテリによる電力
供給が不可欠となっている。その場合、バッテリを使用
した場合の動作時間を延ばすために情報処理装置の消費
電力の増大を抑える必要がある。

【０００３】そこで、従来の情報処理装置では、例えば
特開平５−１５１０７５号公報に示す技術のように消費
電力の増大を抑えていた。具体的には、メモリでの消費
電力を抑えるために、アクセスが行われるデータを保持
するメモリのみ電力供給し、アクセスが行われていない
メモリの電源を切ることで消費電力の増大を抑えてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、部分的にメモリの電源供給を停止して
も、ＣＰＵが他のメモリあるいは周辺装置をアクセスす
る場合は、その電力供給を停止したメモリもデータバス
の負荷となる。さらに、データバス上に接続された周辺
装置はデータバスの一部としか接続されていない場合が
多く、そのためデータバスの個々のバイト毎の負荷に片
寄りが生じる場合が多い。例えば、３２ビットのバスに
１６ビット／８ビットのサイズの周辺装置が接続されて
いる場合、データバスのバイト位置によって負荷が異な
る。

【０００５】また、ＬＳＩのピンの位置が異なること
や、配線経路が全てのデータバスにおいては完全には一
致しないことにより、データバスの個々の配線の長さは
同一ではない。そのために個々の配線をドライブするの
に要する電力は異なる。従って、データの転送にデータ
バスの全ビットを使う必要が無い場合でも、負荷の重い
データバスを使う必要がある場合があり、低消費電力化
が十分に行えないという問題点を有していた。

【０００６】以上のように種々の原因によりデータバス
の特定のビットを用いたデータ転送の消費電力が、他の
ビットを用いた場合と比べ大きくなるという問題があ
る。そこで、本願発明は、上記問題点を鑑み、ＣＰＵの
仕様を変えることなく、データバスでのデータ転送の際
の消費電力の低減を図る情報処理装置を提供することを
目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１における発明では、ＣＰＵがデータを周辺
装置に対して入出力する特定バイト位置とは無関係に、
配線の負荷容量の小さいバイト位置に周辺装置が接続さ
れたシステムデータバスと、前記周辺装置がシステムデ
ータバスに接続されているバイト位置を示すシステムデ
ータバス接続位置情報を周辺装置毎に格納するシステム
データバス接続位置情報格納手段と、一端がＣＰＵデー
タバスに接続され他端が前記システムデータバスに接続
され、ＣＰＵの周辺装置に対するデータの入出力要求に
伴い、前記ＣＰＵデータバスの前記特定バイト位置を前
記システムデータバス接続位置情報に基づいて、前記シ
ステムデータバスにおいて前記周辺装置が接続されてい
るバイト位置に入れ換えてデータを入出力するバイト位
置入れ換え手段とを備えたことを特徴とする。

【０００８】請求項２における発明では、システムデー
タバスと、前記システムデータバスの配線の負荷容量が
小さいバイト位置を示すシステムデータバス位置入れ換
え情報を格納するシステムデータバス位置入れ換え情報
格納手段と、一端がＣＰＵデータバスに接続され他端が
前記システムデータバスに接続され、ＣＰＵの周辺装置
に対するデータの入出力要求に伴い、前記システムデー
タバス位置入れ換え情報が示すシステムデータバスのバ
イト位置を用いてＣＰＵの周辺装置に対するデータを入
出力する第１のバイト位置入れ換え手段と、一端が前記
周辺装置に接続され他端がシステムデータバスに接続さ
れ、ＣＰＵの周辺装置に対するデータの入出力要求に伴
い、前記システムデータバス位置入れ換え情報が示すシ
ステムデータバスのバイト位置を用いてＣＰＵの周辺装
置に対するデータを入出力する第２のバイト位置入れ換
え手段とを備えたことを特徴とする。

【０００９】請求項３における発明では、システムデー
タバスと、前記システムデータバスの配線の負荷容量が
小さいバイト位置を示すシステムデータバス位置入れ換
え情報を格納するシステムデータバス位置入れ換え情報
格納手段と、一端がＣＰＵデータバスに接続され他端が
前記システムデータバスに接続され、ＣＰＵのメモリに
対する前記データの入出力要求に伴い、前記システムデ
ータバス位置入れ換え情報が示すシステムデータバス位
置を用いてデータを入出力する第１のメモリバイト位置
入れ換え手段と、一端が前記メモリに接続され他端が前
記システムデータバスに接続され、ＣＰＵのメモリに対
する前記データの入出力要求に伴い、前記システムデー
タバス位置入れ換え情報が示すシステムデータバス位置
を用いてデータを入出力する第２のメモリバイト位置入
れ換え手段とを備えたことを特徴とする。

【００１０】請求項４における発明では、前記システム
データバス位置接続情報格納手段は、さらに、前記シス
テムデータバスの配線の負荷容量が小さいバイト位置を
示すシステムデータバス位置入れ換え情報を格納するシ
ステムデータバス位置入れ換え情報格納手段を備え、前
記バイト位置入れ換え手段は、さらに、ＣＰＵのメモリ
に対する前記データの入出力要求に伴い、前記システム
データバス位置入れ換え情報が示すシステムデータバス
位置を用いてデータを入出力する第１のメモリバイト位
置入れ換え手段を備え、前記情報処理装置は、さらに、
一端が前記メモリに接続され他端が前記システムデータ
バスに接続され、ＣＰＵのメモリに対する前記データの
入出力要求に伴い、前記システムデータバス位置入れ換
え情報が示すシステムデータバス位置を用いてデータを
入出力する第２のメモリバイト位置入れ換え手段とを備
えたことを特徴とする。

【００１１】請求項５における発明では、前記第１のバ
イト位置入れ換え手段は、さらに、ＣＰＵのメモリに対
する前記データの入出力要求に伴い、前記システムデー
タバス位置入れ換え情報が示すシステムデータバス位置
を用いてデータを入出力する第１のメモリバイト位置入
れ換え手段を備え、前記情報処理装置は、さらに、一端
が前記メモリに接続され他端が前記システムデータバス
に接続され、ＣＰＵのメモリに対する前記データの入出
力要求に伴い、前記システムデータバス位置入れ換え情
報が示すシステムデータバス位置を用いてデータを入出
力する第２のメモリバイト位置入れ換え手段とを備えた
ことを特徴とする。

【００１２】

【作用】以上のように請求項１の発明によれば、周辺装
置を特定バイト位置とは無関係に配線の負荷容量の小さ
いバイト位置に接続する。その周辺装置が接続されてい
るバイト位置を示すシステムデータバス接続位置情報が
システムデータバス接続位置情報格納手段に格納され
る。バイト位置入れ換え手段は、ＣＰＵの周辺装置に対
するデータの入出力要求に伴い、ＣＰＵデータバスの特
定バイト位置をシステムデータバス接続位置情報に基づ
いて、システムデータバスにおいて前記周辺装置が接続
されているバイト位置に入れ換えてデータを入出力す
る。

【００１３】請求項２の発明によれば、システムデータ
バス位置入れ換え情報格納手段は、システムデータバス
位置入れ換え情報を格納する。第１のバイト位置入れ換
え手段は、ＣＰＵデータバスとシステムデータバスとの
間に設けられ、システムデータバス位置入れ換え情報に
基づいてバイト位置を入れ換える。同様に第２のバイト
位置入れ換え手段は、周辺装置とシステムデータバスと
の間に設けられ、システムデータバス位置入れ換え情報
に基づいてバイト位置を入れ換える。

【００１４】請求項３の発明によれば、システムデータ
バス位置入れ換え情報格納手段は、システムデータバス
位置入れ換え情報を格納する。第１のバイト位置入れ換
え手段は、ＣＰＵデータバスとシステムデータバスとの
間に設けられ、システムデータバス位置入れ換え情報に
基づいてバイト位置を入れ換える。同様に第２のバイト
位置入れ換え手段は、周辺装置とシステムデータバスと
の間に設けられ、システムデータバス位置入れ換え情報
に基づいてバイト位置を入れ換える。

【００１５】請求項４の発明によれば、システムデータ
バス位置入れ換え情報格納手段は、システムデータバス
位置入れ換え情報を格納する。第１のメモリバイト位置
入れ換え手段は、ＣＰＵデータバスとシステムデータバ
スとの間に設けられ、システムデータバス位置入れ換え
情報に基づいてバイト位置を入れ換える。同様に第２の
メモリバイト位置入れ換え手段は、メモリとシステムデ
ータバスとの間に設けられ、システムデータバス位置入
れ換え情報に基づいてバイト位置を入れ換える。

【００１６】請求項５の発明によれば、第１のメモリバ
イト位置入れ換え手段は、ＣＰＵデータバスとシステム
データバスとの間に設けられ、システムデータバス位置
入れ換え情報に基づいてバイト位置を入れ換える。同様
に第２のメモリバイト位置入れ換え手段は、メモリとシ
ステムデータバスとの間に設けられ、システムデータバ
ス位置入れ換え情報に基づいてバイト位置を入れ換え
る。

【００１７】

【実施例】図１は、本発明の第１の実施例の情報処理装
置の構成を示す図である。本図は、ＣＰＵ１００と、周
辺装置２００と、周辺装置３００と、メモリ４００と、
メモリ制御回路５００と、アライナ６００とから構成さ
れている。ＣＰＵ１００は、３２ビット単位にデータを
処理するＣＰＵであり、当該ＣＰＵ１００には、アドレ
スバス１０１と、ビット幅が３２ビットのデータバス１
０２と、転送するデータのデータバス１０２上のバイト
位置を示すデータバス１０２側位置情報や転送するデー
タのサイズ等の情報を送るデータサイズ情報線１０４と
が接続されている。

【００１８】周辺装置２００は、入出力のビット幅が８
ビットである。同様に周辺装置３００は、入出力のビッ
ト幅が１６ビットである。共に、アドレスバス１０１
と、データバス１０３と、データサイズ情報線１０４と
が接続されている。その際、データバス１０３はビット
幅が３２ビットであるので、例えばそれぞれ下位８ビッ
トの位置と下位１６ビットの位置に当該周辺装置は接続
されるべきである。それは、ＣＰＵ１００の仕様によっ
て所定の位置、この場合は下位ビット、に定められてい
るからである。ところが、当該実施例においては、ＣＰ
Ｕ１００によって指定されるバイト位置とは無関係に、
データバス１０３の負荷容量が最も小さくなるバイト位
置に各々接続されている。このデータバス１０３の負荷
容量が小さくなるバイト位置は、例えば、他に周辺装置
やメモリ等が接続されていない又は接続されている周辺
装置等が少ないバイト位置を指す。ここで、データバス
１０３の上位１ビット目〜８ビット目を仮に第１データ
バス位置と呼び、同様に９ビット目〜１６ビット目を第
２データバス位置、１７ビット目〜２４ビット目を第３
データバス位置、２５ビット目〜３２ビット目を第４デ
ータバス位置と呼ぶとする。周辺装置３００が第３デー
タバス位置及び第４データバス位置に接続されていると
すると、周辺装置２００は、それ以外のデータバス位
置、例えば第１データバス位置に接続されている。

【００１９】メモリ４００は、８ビット幅のＲＡＭ４１
０、ＲＡＭ４２０、ＲＡＭ４３０、ＲＡＭ４４０から構
成される。ＲＡＭ４１０は第１データバス位置に接続さ
れ、同様にＲＡＭ４２０は第２データバス位置に接続さ
れ、ＲＡＭ４３０は第３データバス位置に接続され、Ｒ
ＡＭ４４０は第４データバス位置に接続される。メモリ
制御回路５００は、上記メモリ４００を制御する。

【００２０】アライナ６００は、ＣＰＵ１００とデータ
バス１０３との間に設けられ、データバス位置の入れ換
えを行う。例えばＣＰＵ１００が周辺装置３００に対し
てデータを出力するため、データバス１０２に通常のデ
ータバス位置である第４データバス位置にデータを出力
する。すると当該アライナ６００は、第４データバス位
置から受けたデータを周辺装置３００が接続されている
データバス１０３の第１データバス位置となるように、
第１データバス位置に入れ換えてデータバス１０３に出
力する。当該アライナ６００は、具体的には、データバ
ス接続位置情報格納部６１０と、セレクタ群６２０と、
セレクタ群制御部６３０とから構成される。

【００２１】データバス接続位置情報格納部６１０は、
データバス位置を入れ換えて出力すべき周辺装置のアド
レスと、現在その周辺装置が接続されているデータバス
１０３のデータバス位置を示すデータバス接続位置情報
とを対応付けて各周辺装置ごとに格納している。例えば
周辺装置３００のアドレスと、第１データバス位置を示
すデータバス接続位置情報とを対応付けて格納してい
る。

【００２２】セレクタ群６２０は、図２に示すように、
セレクタ２１〜２４と、セレクタ２５〜２８と、トライ
ステートバッファ２９、３０とから構成されている。セ
レクタ２１〜２４は、ＣＰＵ１００側からのデータバス
１０２を受けて、後述するセレクタ制御部６３０の制御
下でデータバス位置を入れ換え、データバス１０３に出
力する機能を有する。具体的には、セレクタ２１は、デ
ータバス１０２の第１データバス位置〜第４データバス
位置までの４つの入力を受け付けそのうち一つをセレク
タ部回路６３０の制御下で選択しデータバス１０３の第
１データバス位置に出力する。同様にセレクタ２２は、
データバス１０２の第１データバス位置〜第４データバ
ス位置までの４つの入力を受け付けそのうち一つをセレ
クタ制御部６３０の制御下で選択しデータバス１０３の
第２データバス位置に出力する。セレクタ２３は、デー
タバス１０２の第１データバス位置〜第４データバス位
置までの４つの入力を受け付けそのうち一つをセレクタ
制御部６３０の制御下で選択しデータバス１０３の第３
データバス位置に出力し、セレクタ２４は、データバス
１０２の第１データバス位置〜第４データバス位置まで
の４つの入力を受け付けそのうち一つをセレクタ制御部
６３０の制御下で選択しデータバス１０３の第４データ
バス位置に出力する。また、それぞれのセレクタ２１〜
２４は、４つの入力から１つを選ぶ以外に、セレクタ群
制御部６３０から制御されていないときはどれも選ばず
にハイインピーダンスの状態となる機能を有する。

【００２３】また同様にセレクタ２５〜２８は、データ
バス１０３からのデータをうけ、後述するセレクタ制御
部６３０の制御下でデータバス位置を入れ換え、データ
バス１０２に出力する機能を有する。具体的にはセレク
タ２５は、データバス１０３の第１データバス位置〜第
４データバス位置までの４つの入力を受け付けそのうち
一つをセレクタ制御部６３０の制御下で選択しデータバ
ス１０２の第１データバス位置に出力する。以下同様に
セレクタ２６は、４つの入力を受け付けそのうち一つを
選択しデータバス１０２の第２データバス位置に出力
し、セレクタ２３は、データバス１０２の第３データバ
ス位置に出力し、セレクタ２４は、第４のデータバス位
置に出力する。

【００２４】トライステートバッファ２９、３０は、デ
ータ転送時にＣＰＵ１００のリード／ライト要求に基づ
き何れか一方のみをドライブする。セレクタ群制御部６
３０は、ＣＰＵ１００がアドレスバス１０１に出力する
読み出し又は書き込みアドレスと、ＣＰＵ１００がデー
タサイズ情報線１０４に出力するデータバス１０２側位
置情報と、データバス接続位置情報格納部６１０に格納
されている情報とに基づいてデータ転送に使用するデー
タバス位置を決定し、その決定したデータバス位置に基
づきセレクタ２１〜２８を制御する。読み出しアドレス
であればセレクタ２５〜２８を制御し、書き込みアドレ
スであればセレクタ２１〜２４を制御する。例えば、ア
ドレスバス１０１から受けたアドレスが周辺装置３００
の読み出しアドレスであれば、データバス接続位置情報
格納部６１０に格納してある周辺装置３００のアドレス
に対応づけて格納されている第１データバス位置を示す
データバス接続位置情報を取り出す。その取り出したデ
ータバス接続位置情報とデータサイズ情報線１０４から
送られてくる第４データバス位置を示すデータバス１０
２側位置情報とに基づいてセレクタ２８を制御する。即
ち、周辺装置３００からデータバス１０３の第１データ
バス位置でデータが送られ、ＣＰＵ側は第４データバス
位置でデータを受け取るので、セレクタ２８が第１デー
タバスからの入力を選択することにより第１データバス
位置からの入力を第４データバス位置に出力するように
制御する。

【００２５】以上のように構成された情報処理装置にお
いて、システムの初期設定時の動作、およびＣＰＵ１０
０が周辺装置３００に対してリード／ライトする場合、
およびメモリ４００に対してアクセスを行う場合につい
てその動作を説明する。 （１）初期設定 周辺装置３００はデータバス１０３に対し、あらかじめ
最もデータバス１０３の負荷容量が最小となるバイト位
置に接続されている。そして、システムの起動時は、Ｃ
ＰＵ１００内のセレクタ群制御部６３０が使用するデー
タバス接続位置情報格納部６１０が格納されていない。
この状態では、データバス１０３上に接続された全ての
装置に対して、アライナ６００がデータバス位置の入れ
換えを行わずに、ＣＰＵ１００がデータ転送を行う。

【００２６】アライナ６００においてデータバス位置を
入れ換えてデータ転送を可能とするためには、ＣＰＵ１
００が、周辺装置３００がデータバス１０３に接続され
ているデータバス接続位置情報と、周辺装置３００のア
ドレスとをデータバス接続位置情報格納部６１０に格納
する必要がある。このデータの格納が行われた後、セレ
クタ群制御部６３０は転送に使用するデータバスのデー
タバス位置を決定し、セレクタ群６２０を制御する。

【００２７】（２）ＣＰＵ１００が周辺装置２００へデ
ータの書き込みを行なう場合 ＣＰＵ１００から書き込み先のアドレスがアドレスバス
１０１上に、データバス１０２側位置情報等がデータサ
イズ情報線１０４上に、書き込むべきデータがデータバ
ス１０２上にそれぞれ出力される。セレクタ群制御部６
３０は、アドレスバス１０１から出力されたアドレス
と、データサイズ情報線１０４に出力されたデータバス
１０２側位置情報と、データバス接続位置情報格納部６
１０に格納されている情報とを用いて、データバス１０
３で転送に使用するデータバス位置を決定し、セレクタ
群６２０を制御する。この制御は具体的には、データバ
ス１０２の第４データバス位置を使用して送られてきた
データを、セレクタ群６２０を制御して、データバス１
０３の第１データバス位置を使用してデータを送るよう
に制御する。

【００２８】（３）ＣＰＵ１００が３００よりデータの
読み出しを行なう場合 ＣＰＵ１００から読み出し先アドレスがアドレスバス１
０１上に、データバス１０２側位置情報等がデータサイ
ズ情報線１０４上にそれぞれ出力される。周辺装置３０
０はアドレスバス１０１に出力されたアドレスと、デー
タサイズ情報線１０４上に出力された転送するデータの
サイズ等の情報とを用い、アクセスされたデータをその
ままデータバス１０３上の第１データバス位置に出力す
る。

【００２９】一方、この読み出しと平行して、セレクタ
群制御部６３０は、アドレスバス１０１から出力された
アドレスと、データサイズ情報線１０４に出力されたデ
ータバス１０２側位置情報と、データバス接続位置情報
格納部６１０に格納されている情報とを用いて、データ
バス１０３からデータを受けるデータバス位置を決定
し、セレクタ群６２０を制御する。この制御は具体的に
は、データバス１０３の第１データバス位置を使用して
送られてきたデータを、セレクタ群６２０を制御して、
データバス１０２の第４データバス位置を使用してＣＰ
Ｕ１００にデータを送るように制御する。

【００３０】（４）ＣＰＵ１００がメモリ４００をアク
セスする場合 セレクタ群制御部６３０は、アドレスバス１０１から出
力されたアドレスと、データサイズ情報線１０４に出力
されたデータバス１０２側位置情報と、データバス接続
位置情報格納部６１０に格納されている情報とを用い
て、データバス１０３からデータを受けるデータバス位
置を決定し、セレクタ群６２０を制御するが、この場
合、アドレスバス１０１から出力されたアドレスは、デ
ータバス接続位置情報格納部６１０に格納されていない
ので、セレクタ群制御部６３０は、セレクタ群６２０を
制御しない。つまり、ＣＰＵ１００とメモリ４００間の
アクセスにおいては、データバス位置の入れ換えは行わ
れない。

【００３１】なお、周辺装置２００、３００がデータバ
ス１０３に接続されるデータバス位置は、実際にデータ
バス１０３の各データバス位置を用いてデータ転送を行
い、その場合の消費電力の電力測定を行うことにより求
めても良い。以上のように本実施例によれば、周辺装置
２００を第４データバス位置以外の負荷容量の小さい位
置である第１データバス位置に接続し、データ転送する
ことができるので、周辺装置２００のアクセス時の消費
電力を抑えることが可能となるとともに、周辺装置３０
０の接続されている第４データバス位置の負荷容量を小
さくすることができるので、周辺装置３００へのアクセ
ス時の消費電力も抑えることができる。

【００３２】図３は本発明の第２の実施例の情報処理装
置の構成を示す図である。本図は、ＣＰＵ１００と、周
辺装置２００と、周辺装置３００と、メモリ４００と、
メモリ制御回路７００と、アライナ８００とから構成さ
れている。ここで、第１の実施例と同一符号を付した構
成要素は第１の実施例の構成要素と同じであるので、説
明を省略する。

【００３３】アライナ８００は、さらに、データバス位
置入れ換え情報格納部８１０を備えている。データバス
位置入れ換え情報格納部８１０は、ＣＰＵ１００がメモ
リ４００の一部をアクセスする場合、つまり８ビット又
は１６ビットのデータ転送の際に四つのＲＡＭのうち一
つ又は二つＲＡＭをアクセスする場合に使用するデータ
バス１０３のデータバス位置を示すデータバス位置入れ
換え情報と、メモリ４００のアドレスとを格納してい
る。

【００３４】データバス位置入れ換え情報は例えば、一
つのＲＡＭをアクセスする場合に対応して第２データバ
ス位置を示すデータバス位置入れ換え情報を格納し、同
様に二つのＲＡＭを同時にアクセスする場合は第２デー
タバス位置及び第３データバス位置を示すデータバス位
置入れ換え情報を格納している。これらデータバス位置
入れ換え情報の示すデータバス位置は、８ビット又は１
６ビットのデータ転送を行う際にデータバス１０３にお
いて消費電力の小さいデータバス位置である。なお、こ
の消費電力の小さいデータバス位置は、実際にデータバ
ス１０３の各データバス位置を用いてデータ転送を行っ
た場合の消費電力の電力測定を行うことにより求めても
良いし、あるいは配線部分の負荷容量及び接続するＬＳ
Ｉの端子の容量成分などに基づいて求めても良い。

【００３５】メモリ制御回路７００は、データバス位置
入れ換え情報格納部７１０と、セレクタ群７２０と、セ
レクタ群制御回路７３０とから構成され、メモリ４００
を制御する。通常、メモリ４００における各ＲＡＭは、
データバス２０３に対して、以下のように接続されてい
る。ＲＡＭ４１０は、第１データバス位置、ＲＡＭ４２
０は、第２データバス位置、ＲＡＭ４３０は、第３デー
タバス位置、ＲＡＭ４４０は、第４データバス位置に接
続されている。当該メモリ制御回路７００は、このよう
ＲＡＭ４１０〜４４０が接続されているデータバス２０
３とデータバス１０３との間に設けられ、データバス位
置の入れ換えを行う。

【００３６】データバス位置入れ換え情報格納部７１０
は、データバス位置入れ換え情報格納部８１０と同様の
情報を格納している。セレクタ群７２０は、セレクタ群
６２０と同様の構成であり、後述するセレクタ群制御回
路７３０の制御下でデータバス位置を入れ換える。セレ
クタ群制御回路７３０は、ＣＰＵ１００がアドレスバス
１０１に出力する読み出し又は書き込みアドレスと、Ｃ
ＰＵ１００がデータサイズ情報線１０４に出力するデー
タバス１０２側位置情報と、データバス位置入れ換え情
報格納部７１０に格納されている情報とに基づいて入れ
換えるデータバス位置を決定し、そのデータバス位置に
基づいてセレクタ群７２０を制御する。

【００３７】以上のように構成された情報処理装置にお
いて、システムの初期設定時の動作、およびＣＰＵ１０
０がメモリ４００に対してデータの書き込み／読み出し
を行う場合についてその動作を説明する。 （１）初期設定 初期状態では、データバス接続位置情報格納部６１０、
データバス位置入れ換え情報格納部７１０、データバス
位置入れ換え情報格納部８１０には、情報が格納されて
いない。そのため、システムが起動した後、これらの格
納部６１０、７１０、８１０に情報を書込む。

【００３８】（２）ＣＰＵ１００がメモリ４００に対し
データの書き込みを行なう場合 書込みデータが８ビットで、ＲＡＭ４４０にアクセス
する場合 ＣＰＵ１００から書き込みアドレスがアドレスバス１０
１上に、データがデータバス１０２上に、データバス１
０２側位置情報などがデータサイズ情報線１０４上に出
力される。

【００３９】セレクタ群制御部６３０は、出力されたア
ドレスが、データバス接続位置情報格納部６１０に格納
されていないことを確認する。次に、ＣＰＵ１００より
出力されたアドレスがデータバス位置入れ換え情報格納
部８１０に格納されているメモリ４００のアドレスであ
ることを確認する。メモリ４００上のアドレスであるの
で、データサイズ情報線１０４に出力されたデータバス
１０２側位置情報と、データバス位置入れ換え情報格納
部８１０に格納されているデータバス位置入れ換え情報
とに基づいてデータ転送に使用するデータバス１０３の
データバス位置を決定し、セレクタ群６２０を制御す
る。この制御は具体的には、データバス１０２の第４デ
ータバス位置を使用して送られてきたデータを、セレク
タ群６２０を制御して、データバス１０３の第２データ
バス位置にデータを送るように制御する。

【００４０】同様に、セレクタ群制御回路７３０は、ア
ドレスバス１０１上に出力されたアドレスがデータバス
位置入れ換え情報格納部７１０に格納されているメモリ
４００のアドレスであることを確認する。メモリ４００
上のアドレスであるので、データサイズ情報線１０４に
出力されたデータバス１０２側位置情報と、データバス
位置入れ換え情報格納部８１０に格納されているデータ
バス位置入れ換え情報とに基づいてデータ転送に使用す
るデータバス２０３のデータバス位置を決定し、セレク
タ群７２０を制御する。この制御は具体的には、データ
バス１０３の第２データバス位置を使用して送られてき
たデータを、セレクタ群７２０を制御して、データバス
２０３の第４データバス位置にデータを送るように制御
する。送られたデータは、第４データバス位置に接続さ
れているＲＡＭ４４０に書込まれる。

【００４１】書込みデータが１６ビットでＲＡＭ４３
０、４４０にアクセスする場合 ＣＰＵ１００から書き込みアドレスがアドレスバス１０
１上に、データがデータバス１０２上に、データバス１
０２側位置情報などがデータサイズ情報線１０４上に出
力される。セレクタ群制御部６３０は、出力されたアド
レスが、データバス接続位置情報格納部６１０に格納さ
れていないことを確認する。次に、ＣＰＵ１００より出
力されたアドレスがデータバス位置入れ換え情報格納部
８１０に格納されているメモリ４００のアドレスである
ことを確認する。メモリ４００上のアドレスであるの
で、データサイズ情報線１０４に出力されたデータバス
１０２側位置情報と、データバス位置入れ換え情報格納
部８１０に格納されているデータバス位置入れ換え情報
とに基づいてデータ転送に使用するデータバス１０３の
データバス位置を決定し、セレクタ群６２０を制御す
る。この制御は具体的には、データバス１０２の第３デ
ータバス位置及び第４データバス位置を使用して送られ
てきたデータを、セレクタ群６２０を制御して、データ
バス１０３の第２データバス位置及び第３データバス位
置にデータを送るように制御する。

【００４２】同様に、セレクタ群制御回路７３０は、ア
ドレスバス１０１上に出力されたアドレスがデータバス
位置入れ換え情報格納部７１０に格納されているメモリ
４００のアドレスであることを確認する。メモリ４００
上のアドレスであるので、データサイズ情報線１０４に
出力されたデータバス１０２側位置情報と、データバス
位置入れ換え情報格納部８１０に格納されているデータ
バス位置入れ換え情報とに基づいてデータ転送に使用す
るデータバス２０３のデータバス位置を決定し、セレク
タ群７２０を制御する。この制御は具体的には、データ
バス１０３の第２データバス位置及び第３データバス位
置を使用して送られてきたデータを、セレクタ群７２０
を制御して、データバス２０３の第３データバス位置及
び第４データバス位置にデータを送るように制御する。
送られたデータは、第３データバス位置及び第４データ
バス位置に接続されているＲＡＭ４３０及びＲＡＭ４４
０に書込まれる。

【００４３】書き込むデータが３２ビットの場合 アライナ８００は、入力されたデータをデータバス位置
の入れ換えを行うことなくそのままデータバス１０３に
出力する。同様に、メモリ制御回路７００も、入力され
たデータをデータバス位置の入れ換えを行うことなくそ
のまま出力し、メモリ４００は出力されたデータを書き
込む。

【００４４】（３）ＣＰＵ１００がメモリ４００のＲＡ
Ｍ４４０よりデータの読み出しを行なう場合 ＣＰＵ１００から書き込みアドレスがアドレスバス１０
１上に、データバス１０２側位置情報などがデータサイ
ズ情報線１０４上に出力される。セレクタ群制御回路７
３０は、アドレスバス１０１上に出力されたアドレスを
デコードし、該当するＲＡＭ４４０をアクセスする。

【００４５】アスセスされたＲＡＭ４４０は、指定され
たアドレスのデータをデータバス２０３の第４データバ
ス位置に出力する。セレクタ群制御回路７３０は、アド
レスバス１０１上に出力されたアドレスがデータバス位
置入れ換え情報格納部７１０に格納されているメモリ４
００のアドレスであることを確認する。メモリ４００上
のアドレスであるので、データサイズ情報線１０４に出
力されたデータバス１０２側位置情報と、データバス位
置入れ換え情報格納部８１０に格納されているデータバ
ス位置入れ換え情報とに基づいてデータ転送に使用する
データバス１０３のデータバス位置を決定し、セレクタ
群７２０を制御する。この制御は具体的には、データバ
ス２０３の第４データバス位置を使用して送られてきた
データを、セレクタ群７２０を制御して、データバス１
０３の第２データバス位置にデータを送るように制御す
る。セレクタ群制御部６３０は、出力されたアドレスが
データバス位置入れ換え情報格納部８１０に格納されて
いるメモリ４００のアドレスであることを確認する。そ
して、データサイズ情報線１０４に出力されたデータバ
ス１０２側位置情報と、データバス位置入れ換え情報格
納部８１０に格納されているデータバス位置入れ換え情
報とに基づいてデータ転送に使用するデータバス１０２
のデータバス位置を決定し、セレクタ群６２０を制御す
る。この制御は具体的には、データバス１０３の第２デ
ータバス位置を使用して送られてきたデータを、セレク
タ群６２０を制御して、データバス１０２の第４データ
バス位置にデータを送るように制御する。ＣＰＵ１００
は、データバス１０２の第４データバス位置から送られ
てきたデータを受け取る。

【００４６】以上のように本実施例によれば、ＣＰＵ１
００とメモリ４００との間でデータバスの一部のみを用
いてデータ転送を行なう場合に、最も消費する電力の少
ない経路、すなわち負荷の最も軽い信号線をデータ転送
に利用できシステムの消費電力を抑えることが可能とな
る。図４は、本発明の第３の実施例の情報処理装置の構
成を示す図である。本図は、ＣＰＵ１００と、周辺装置
２００と、周辺装置３００と、メモリ４００と、メモリ
制御回路７００と、アライナ８００と、アライナ９００
と、アライナ１０００とから構成されている。ここで、
第１の実施例及び第２の実施例と同一符号を付した構成
要素は第１の実施例の構成要素と同じであるので、説明
を省略する。

【００４７】アライナ９００は、セレクタ群６２０と、
セレクタ群制御部６３０と、データバス位置入れ換え情
報格納部９１０とからなる。データバス位置入れ換え情
報格納部９１０は、８ビット又は１６ビットのデータ転
送の際に使用するデータバス１０３のデータバス位置を
示すデータバス位置入れ換え情報と、メモリ４００のア
ドレス及び周辺装置２００、３００のアドレスとを格納
している。データバス位置入れ換え情報で示されるデー
タバス位置は、そのデータバス１０３において負荷が軽
い位置である。例えば、８ビットのデータ転送の際は、
第２データバス位置であり、１６ビットのデータ転送の
際は、第２データバス位置と第３データバス位置とす
る。

【００４８】アライナ１０００は、８ビット幅の周辺装
置２００と３２ビット幅のデータバス１０３との間に設
けられ、データバス位置の切換えを行う。当該アライナ
１０００は、具体的には、データバス位置入れ換え情報
格納部１０１０と、セレクタ群１０２０と、セレクタ群
制御回路１０３０とから構成されている。データバス接
続位置入れ換え情報格納部１０１０は、周辺装置２００
のアドレスと、ＣＰＵ１００と周辺装置２００との間の
データ転送において使用されるデータバス１０３のデー
タバス位置情報とを対応付けて格納している。データバ
ス位置情報で示されるデータバス位置は、例えば、第２
データバス位置である。

【００４９】セレクタ群１０２０は、図５に示すよう
に、セレクタ２１と、セレクタ３５、３６、３７、３８
と、トライステートバッファ２９、３０とから構成され
ている。セレクタ２１は、データバス１０３からデータ
を受け、後述するセレクタ群制御回路１０３０の制御下
でデータを受けるデータバス位置を切換え、周辺装置２
００に出力する機能を有する。具体的には、セレクタ２
１は、データバス１０３の第１データバス位置〜第４デ
ータバス位置までの４つの入力を受け付けそのうち一つ
をセレクタ群制御回路１０３０の制御下で選択し８ビッ
ト幅の周辺装置２００に出力する。また、セレクタ３
５、３６・・は、周辺装置２００からデータを受け、後
述する制御回路１０３０の制御下でデータをデータバス
の任意のデータバスに出力する機能を有する。具体的に
は、セレクタ３５は、周辺装置２００から送られてきた
データをデータバス１０３の第１データバス位置に出力
するか否かの制御を行う。同様に、セレクタ３６は、周
辺装置２００から送られてきたデータを第２データバス
位置に、セレクタ３７は、第３データバス位置に、セレ
クタ３８は、第４データバス位置に、出力するか否かの
制御を行う。

【００５０】セレクタ群制御回路１０３０は、アドレス
バス１０１から出力されたアドレスと、データサイズ情
報線１０４に出力されたデータバス１０２側位置情報
と、データバス位置入れ換え情報格納部１０１０に格納
されている情報とを用いて、データが転送に使用される
データバス１０３のデータバス位置を決定し、セレクタ
群１０２０を制御する。

【００５１】セレクタ群制御回路１０３０は、アドレス
バス１０１から出力されたアドレスと、データサイズ情
報線１０４に出力されたデータバス１０２側位置情報
と、データバス位置入れ換え情報格納部１０１０に格納
されている情報とを用いて、データが転送に使用される
データバス１０３のデータバス位置を決定し、セレクタ
群１０２０を制御する。

【００５２】アライナ１１００は、１６ビット幅の周辺
装置３００と３２ビット幅のデータバス１０３との間に
設けられ、データバス位置の切換えを行う。当該アライ
ナ１１００は、具体的には、データバス位置入れ換え情
報格納部１１１０と、セレクタ群１１２０と、セレクタ
群制御回路１１３０とから構成されている。データバス
位置入れ換え情報格納部１１１０は、周辺装置３００の
アドレスと、ＣＰＵ１００と周辺装置３００との間のデ
ータ転送において使用されるデータバス１０３のデータ
バス位置情報とを対応付けて格納している。データバス
位置情報で示されるデータバス位置は、例えば、第２デ
ータバス位置及び第３データバス位置である。

【００５３】セレクタ群１１２０は、図６に示すよう
に、セレクタ２１、２２と、セレクタ４５、４６、４
７、４８と、トライステートバッファ２９、３０とから
構成されている。セレクタ２１、２２は、データバス１
０３からデータを受け、後述するセレクタ群制御回路１
１３０の制御下でデータを受けるデータバス位置を切換
え、周辺装置３００に出力する機能を有する。具体的に
は、セレクタ２１は、データバス１０３の第１データバ
ス位置〜第４データバス位置までの４つの入力を受け付
けそのうち一つをセレクタ群制御回路１１３０の制御下
で選択し１６ビット幅の周辺装置３００の上位８ビット
に出力する。同様にセレクタ２２は、データバス１０３
の第１データバス位置〜第４データバス位置までの４つ
の入力を受け付けそのうち一つをセレクタ群制御回路１
１３０の制御下で選択し１６ビット幅の周辺装置２００
の下位８ビットに出力する。また、セレクタ４５、４６
・・は、周辺装置３００からデータを受け、後述する制
御回路１１３０の制御下でデータをデータバスの任意の
データバスに出力する機能を有する。具体的には、セレ
クタ４５は、周辺装置３００からデータバスの上位又は
下位８ビットのデータバス位置から送られてきた２入力
を受け、どちらか一方をデータバス１０３の第１データ
バス位置に出力するか、若しくはどちらも出力しない。
同様に、セレクタ４６は、周辺装置３００から送られて
きた２入力を受け、どちらか一方をデータバス１０３の
第２データバス位置に出力するか、若しくはどちらも出
力しない。セレクタ４７は、２入力を受け、どちらか一
方をデータバス１０３の第３データバス位置に出力する
か、若しくはどちらも出力しない。セレクタ４８は、２
入力を受け、どちらか一方をデータバス１０３の第４デ
ータバス位置に出力するか、若しくはどちらも出力しな
い。

【００５４】以上のように情報処理装置において、シス
テムの初期設定時の動作、およびＣＰＵ１００が周辺装
置２００、３００に対してデータの書き込み／読み出し
を行う場合についてその動作を説明する。 （１）初期設定 初期状態では、データバス位置入れ換え情報格納部７１
０、データバス位置入れ換え情報格納部９１０、データ
バス位置入れ換え情報格納部１０１０、データバス位置
入れ換え情報格納部１１１０には、情報が格納されてい
ない。そのため、システムが起動した後、これらの格納
部７１０、９１０、１０１０、１１１０に情報を書込
む。

【００５５】（２）ＣＰＵ１００が周辺装置２００にデ
ータの書き込みを行な場合 ＣＰＵ１００から書き込み先のアドレスがアドレスバス
１０１上に、データバス１０２側位置情報等がデータサ
イズ情報線１０４上に、書き込むべきデータがデータバ
ス１０２上にそれぞれ出力される。アライナ９００のセ
レクタ群制御部６３０は、アドレスバス１０１から出力
されたアドレスと、データサイズ情報線１０４に出力さ
れたデータバス１０２側位置情報と、データバス接続位
置情報格納部６１０に格納されている情報とを用いて、
データバス１０３で転送に使用するデータバス位置を決
定し、セレクタ群６２０を制御する。この制御は具体的
には、データバス１０２の第４データバス位置を使用し
て送られてきたデータを、セレクタ群６２０を制御し
て、データバス１０３の第２データバス位置を使用して
データを送るように制御する。

【００５６】一方、周辺装置２００側のアライナ１００
０のセレクタ群制御回路１０３０は、アドレスバス１０
１上に出力されたアドレスがデータバス位置入れ換え情
報格納部１０１０に格納されている周辺装置２００のア
ドレスであることを確認する。周辺装置２００上のアド
レスであるので、データサイズ情報線１０４に出力され
たデータバス１０２側位置情報と、データバス位置入れ
換え情報格納部１０１０に格納されているデータバス位
置入れ換え情報とに基づいてデータ転送に使用するデー
タバス１０３のデータバス位置を特定し、セレクタ群１
０２０を制御する。この制御は具体的には、データバス
１０３の第２データバス位置を使用して送られてきたデ
ータを、セレクタ群１０２０を制御して、８ビット幅の
周辺装置２００にデータを送るように制御する。

【００５７】（３）ＣＰＵ１００が３００よりデータの
読み出しを行なう場合 ＣＰＵ１００から読み出し先アドレスがアドレスバス１
０１上に、データバス１０２側位置情報等がデータサイ
ズ情報線１０４上にそれぞれ出力される。周辺装置３０
０はアドレスバス１０１に出力されたアドレスと、デー
タサイズ情報線１０４上に出力された転送するデータの
サイズ等の情報とを用い、アクセスされたデータを出力
する。

【００５８】一方、この読み出しと平行して、アライナ
１１００のセレクタ群制御回路１１３０は、アドレスバ
ス１０１から出力されたアドレスと、データサイズ情報
線１０４に出力されたデータバス１０２側位置情報と、
データバス位置入れ換え情報格納部１１１０に格納され
ている情報とを用いて、データ転送に使用するデータバ
ス１０３のデータバス位置を決定し、セレクタ群１１２
０を制御する。この制御は具体的には、１６ビットの周
辺装置から送られてきたデータの上位８ビットをデータ
バス１０３の第２データバス位置に、下位８ビットをデ
ータバス１０３の第３データバス位置に送るようにセレ
クタ群１１２０を制御する。

【００５９】一方、この読み出しと平行して、ＣＰＵ側
のアライナ９００のセレクタ群制御部６３０は、アドレ
スバス１０１から出力されたアドレスと、データサイズ
情報線１０４に出力されたデータバス１０２側位置情報
と、データバス位置入れ換え情報格納部９１０に格納さ
れている情報とを用いて、データバス１０３からデータ
を受けるデータバス位置を決定し、セレクタ群６２０を
制御する。この制御は具体的には、データバス１０３の
第２データバス位置を使用して送られてきたデータを、
セレクタ群６２０を制御して、データバス１０２の第４
データバス位置を使用してＣＰＵ１００にデータを送る
ように制御する。

【００６０】以上のように本実施例によれば、全ての周
辺装置、メモリとデータバスとの間にデータバス位置を
切替える手段が設けてあるので、周辺装置等との間でデ
ータバスの一部のみを用いてデータ転送を行なう場合
に、最も消費する電力の少ない経路が利用でき、さらに
周辺装置などを後にデータバスに接続した場合でもチュ
ーニングが容易である。

【００６１】

【発明の効果】以上のように本発明の請求項１の発明に
よれば、周辺装置をシステムデータバスの配線の負荷容
量が小さいバイト位置に接続し、ＣＰＵデータバスとシ
ステムデータバスとの間にバイト位置入れ換え手段を設
けたので、システムデータバスの配線の負荷容量が小さ
いバイト位置を用いてデータ転送を行うことができ、Ｃ
ＰＵの仕様を変えることなく、データバスでのデータ転
送の際の消費電力の低減を図ることができる。

【００６２】請求項２の発明によれば、システムデータ
バスのＣＰＵデータバス側と周辺装置側とにバイト位置
入れ換え手段を設けたので、最も負荷の軽いバイト位置
のシステムデータバスを用いてデータを転送することが
可能となるので、データバスでのデータ転送の際の消費
電力の低減を図ることができる。さらに、後にシステム
データバスに周辺装置等を接続し、負荷の軽いバイト位
置が変わった場合でもシステムデータバス位置入れ換え
情報格納手段の内容を変更するだけで容易に対応できる
という効果もある。

【００６３】請求項３の発明によれば、システムデータ
バスのＣＰＵデータバス側と周辺装置側とにバイト位置
入れ換え手段を設けたので、最も負荷の軽いバイト位置
のシステムデータバスを用いてデータを転送することが
可能となるので、さらにデータバスでのデータ転送の際
の消費電力の低減を図ることができる。請求項４の発明
によれば、システムデータバス位置入れ換え情報格納手
段を備え、システムデータバスのＣＰＵデータバス側と
メモリ側とにメモリバイト位置入れ換え手段を設けたの
で、最も負荷の軽いバイト位置のシステムデータバスを
用いてデータを転送することが可能となるので、さらに
データバスでのデータ転送の際の消費電力の低減を図る
ことができる。

【００６４】請求項５の発明によれば、全ての周辺装
置、メモリとシステムデータバスとの間にバイト位置を
入れ換える手段を設けたので、最も負荷の軽いバイト位
置のシステムデータバスを用いてデータを転送すること
が可能となるとともに、後にシステムデータバスに周辺
装置等を接続し、負荷の軽いバイト位置が変わった場合
でもシステムデータバス位置入れ換え情報格納手段の内
容を変更するだけで容易に対応できるという効果もあ
る。

【図面の簡単な説明】

【図１】第１の実施例における情報処理装置の構成図で
ある。

【図２】セレクタ群６２０の構成図である。

【図３】第２の実施例における情報処理装置の構成図で
ある。

【図４】第３の実施例における情報処理装置の構成図で
ある。

【図５】セレクタ群１０２０の構成図である。

【図６】セレクタ群１１２０の構成図である。

【符号の説明】

１００ ＣＰＵ １０１ アドレスバス １０２ データバス １０３ データバス １０４ データサイズ情報線 ２００ 周辺装置 ３００ 周辺装置 ４００ メモリ ４１０ ＲＡＭ ４２０ ＲＡＭ ４３０ ＲＡＭ ４４０ ＲＡＭ ５００ メモリ制御回路 ６００ アライナ ６１０ データバス接続位置情報格納部 ６２０ セレクタ群 ６３０ セレクタ群制御回路 ７００ メモリ制御回路 ７１０ データバス位置入れ換え情報格納部 ７２０ セレクタ群 ７３０ セレクタ群制御回路 ８００ アライナ ８１０ データバス位置入れ換え情報格納部 ９００ アライナ ９１０ データバス位置入れ換え情報格納部 １０００ アライナ １０１０ データバス位置入れ換え情報格納部 １０２０ セレクタ群 １０３０ セレクタ群制御回路 １１００ アライナ １１１０ データバス位置入れ換え情報格納部 １１２０ セレクタ群 １１３０ セレクタ群制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵに接続されているＣＰＵデータバ
   スのビット幅より小さいビット幅の周辺装置を有する情
   報処理装置であって、 ＣＰＵがデータを周辺装置に対して入出力する特定バイ
   ト位置とは無関係に、配線の負荷容量の小さいバイト位
   置に周辺装置が接続されたシステムデータバスと、 前記周辺装置がシステムデータバスに接続されているバ
   イト位置を示すシステムデータバス接続位置情報を周辺
   装置毎に格納するシステムデータバス接続位置情報格納
   手段と、 一端がＣＰＵデータバスに接続され他端が前記システム
   データバスに接続され、ＣＰＵの周辺装置に対するデー
   タの入出力要求に伴い、前記ＣＰＵデータバスの前記特
   定バイト位置を前記システムデータバス接続位置情報に
   基づいて、前記システムデータバスにおいて前記周辺装
   置が接続されているバイト位置に入れ換えてデータを入
   出力するバイト位置入れ換え手段とを備えたことを特徴
   とする情報処理装置。
2. 【請求項２】 ＣＰＵに接続されているＣＰＵデータバ
   スのビット幅より小さいビット幅の周辺装置を有する情
   報処理装置であって、 システムデータバスと、 前記システムデータバスの配線の負荷容量が小さいバイ
   ト位置を示すシステムデータバス位置入れ換え情報を格
   納するシステムデータバス位置入れ換え情報格納手段
   と、 一端がＣＰＵデータバスに接続され他端が前記システム
   データバスに接続され、ＣＰＵの周辺装置に対するデー
   タの入出力要求に伴い、前記システムデータバス位置入
   れ換え情報が示すシステムデータバスのバイト位置を用
   いてＣＰＵの周辺装置に対するデータを入出力する第１
   のバイト位置入れ換え手段と、 一端が前記周辺装置に接続され他端がシステムデータバ
   スに接続され、ＣＰＵの周辺装置に対するデータの入出
   力要求に伴い、前記システムデータバス位置入れ換え情
   報が示すシステムデータバスのバイト位置を用いてＣＰ
   Ｕの周辺装置に対するデータを入出力する第２のバイト
   位置入れ換え手段とを備えたことを特徴とする情報処理
   装置。
3. 【請求項３】 ＣＰＵに接続されているＣＰＵデータバ
   スのビット幅より小さいビット幅単位にデータを入出力
   することができるメモリを有する情報処理装置であっ
   て、 システムデータバスと、 前記システムデータバスの配線の負荷容量が小さいバイ
   ト位置を示すシステムデータバス位置入れ換え情報を格
   納するシステムデータバス位置入れ換え情報格納手段
   と、 一端がＣＰＵデータバスに接続され他端が前記システム
   データバスに接続され、ＣＰＵのメモリに対する前記デ
   ータの入出力要求に伴い、前記システムデータバス位置
   入れ換え情報が示すシステムデータバス位置を用いてデ
   ータを入出力する第１のメモリバイト位置入れ換え手段
   と、 一端が前記メモリに接続され他端が前記システムデータ
   バスに接続され、ＣＰＵのメモリに対する前記データの
   入出力要求に伴い、前記システムデータバス位置入れ換
   え情報が示すシステムデータバス位置を用いてデータを
   入出力する第２のメモリバイト位置入れ換え手段とを備
   えたことを特徴とする情報処理装置。
4. 【請求項４】 前記情報処理装置は、さらに、ＣＰＵに
   接続されているＣＰＵデータバスのビット幅より小さい
   ビット幅単位にデータを入出力することができるメモリ
   を有し、 前記システムデータバス位置接続情報格納手段は、さら
   に、 前記システムデータバスの配線の負荷容量が小さいバイ
   ト位置を示すシステムデータバス位置入れ換え情報を格
   納するシステムデータバス位置入れ換え情報格納手段を
   備え、 前記バイト位置入れ換え手段は、さらに、 ＣＰＵのメモリに対する前記データの入出力要求に伴
   い、前記システムデータバス位置入れ換え情報が示すシ
   ステムデータバス位置を用いてデータを入出力する第１
   のメモリバイト位置入れ換え手段を備え、 前記情報処理装置は、さらに、 一端が前記メモリに接続され他端が前記システムデータ
   バスに接続され、ＣＰＵのメモリに対する前記データの
   入出力要求に伴い、前記システムデータバス位置入れ換
   え情報が示すシステムデータバス位置を用いてデータを
   入出力する第２のメモリバイト位置入れ換え手段とを備
   えたことを特徴とする請求項１記載の情報処理装置。
5. 【請求項５】 前記情報処理装置は、さらに、ＣＰＵに
   接続されているＣＰＵデータバスのビット幅より小さい
   ビット幅単位にデータを入出力することができるメモリ
   を有し、 前記第１のバイト位置入れ換え手段は、さらに、 ＣＰＵのメモリに対する前記データの入出力要求に伴
   い、前記システムデータバス位置入れ換え情報が示すシ
   ステムデータバス位置を用いてデータを入出力する第１
   のメモリバイト位置入れ換え手段を備え、 前記情報処理装置は、さらに、 一端が前記メモリに接続され他端が前記システムデータ
   バスに接続され、ＣＰＵのメモリに対する前記データの
   入出力要求に伴い、前記システムデータバス位置入れ換
   え情報が示すシステムデータバス位置を用いてデータを
   入出力する第２のメモリバイト位置入れ換え手段とを備
   えたことを特徴とする請求項２記載の情報処理装置。