JP2900872B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2900872B2 JP2900872B2 JP8053046A JP5304696A JP2900872B2 JP 2900872 B2 JP2900872 B2 JP 2900872B2 JP 8053046 A JP8053046 A JP 8053046A JP 5304696 A JP5304696 A JP 5304696A JP 2900872 B2 JP2900872 B2 JP 2900872B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bits
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- memory
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ内に格納さ
れる情報のうち頻繁にアクセスする情報を一時的に格納
することにより、アクセス時間を短縮するキャッシュメ
モリを有する情報処理装置に関する。
れる情報のうち頻繁にアクセスする情報を一時的に格納
することにより、アクセス時間を短縮するキャッシュメ
モリを有する情報処理装置に関する。
【０００２】
【従来の技術】情報処理装置に用いられるキャッシュメ
モリは、ＣＰＵとメモリとの間に介在し、ＣＰＵがメモ
リに対して頻繁にアクセスするデータが一時的に格納さ
れているものであり、それにより、ＣＰＵによるデータ
の読み出し時間の短縮が図られている。
モリは、ＣＰＵとメモリとの間に介在し、ＣＰＵがメモ
リに対して頻繁にアクセスするデータが一時的に格納さ
れているものであり、それにより、ＣＰＵによるデータ
の読み出し時間の短縮が図られている。
【０００３】ＣＰＵによるデータの読み出しは、まず、
アクセスするデータがキャッシュメモリ上に存在するか
が調べられ、存在する場合はキャッシュメモリ上のデー
タが読み出され、存在しない場合はメモリ上のデータが
読み出される。
アクセスするデータがキャッシュメモリ上に存在するか
が調べられ、存在する場合はキャッシュメモリ上のデー
タが読み出され、存在しない場合はメモリ上のデータが
読み出される。
【０００４】ここで、キャッシュメモリに格納されるデ
ータは、ＣＰＵが頻繁にアクセスするデータが常に格納
されるように順次入れ替えが行われているが、メモリか
らキャッシュメモリへデータがブロック転送される際の
ブロックサイズは設計時に決められた一定の値となって
おり、また、キャッシュメモリの容量及びキャッシュ可
能なメモリ容量もメモリの容量に関係なく設計時に決め
られた一定の値となっている。
ータは、ＣＰＵが頻繁にアクセスするデータが常に格納
されるように順次入れ替えが行われているが、メモリか
らキャッシュメモリへデータがブロック転送される際の
ブロックサイズは設計時に決められた一定の値となって
おり、また、キャッシュメモリの容量及びキャッシュ可
能なメモリ容量もメモリの容量に関係なく設計時に決め
られた一定の値となっている。
【０００５】
【発明が解決しようとする課題】上述したような従来の
情報処理装置においては、キャッシュ可能な容量がメモ
リの容量あるいはＣＰＵがアクセスするデータの量に関
係なく一定の値に決められているため、キャッシュ可能
な容量に対してメモリの容量がかなり多かったり、キャ
ッシュ可能な容量に対してＣＰＵが頻繁にアクセスする
データの量が多かったりすると、キャッシュメモリを用
いたことによるデータの読み出し時間の短縮を十分に図
ることができないという問題点がある。
情報処理装置においては、キャッシュ可能な容量がメモ
リの容量あるいはＣＰＵがアクセスするデータの量に関
係なく一定の値に決められているため、キャッシュ可能
な容量に対してメモリの容量がかなり多かったり、キャ
ッシュ可能な容量に対してＣＰＵが頻繁にアクセスする
データの量が多かったりすると、キャッシュメモリを用
いたことによるデータの読み出し時間の短縮を十分に図
ることができないという問題点がある。
【０００６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、キャッシュ
メモリを用いたことによるデータ読み出し時間の短縮を
十分に図ることができる情報処理装置を提供することを
目的とする。
する問題点に鑑みてなされたものであって、キャッシュ
メモリを用いたことによるデータ読み出し時間の短縮を
十分に図ることができる情報処理装置を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、データが格納されている主メモリと、該主
メモリ内に格納されたデータを読み出し、処理を行う処
理部と、前記主メモリと前記処理部との間に介在し、前
記主メモリ内において前記処理部が頻繁にアクセスする
データを読み出し、一時的に格納するキャッシュ部とを
有してなる情報処理装置において、前記キャッシュ部
は、複数のブロックを具備し、各ブロックには前記主メ
モリ内のデータが一時的に格納されるキャッシュメモリ
と、該キャッシュメモリが具備する前記ブロックの数と
同じ数のエントリを具備し、各エントリには対応する前
記ブロックに格納されたデータを指定するためのアドレ
ス情報が格納される制御部とを有し、前記制御部は、前
記アドレス情報を格納するタグＲＡＭを複数具備し、外
部から入力される制御信号に基づいて前記複数のタグＲ
ＡＭの組み合わせを変えることにより、前記エントリの
数と１つの前記エントリに格納可能な前記アドレス情報
のビット数を制御するものであることを特徴とする。
に本発明は、データが格納されている主メモリと、該主
メモリ内に格納されたデータを読み出し、処理を行う処
理部と、前記主メモリと前記処理部との間に介在し、前
記主メモリ内において前記処理部が頻繁にアクセスする
データを読み出し、一時的に格納するキャッシュ部とを
有してなる情報処理装置において、前記キャッシュ部
は、複数のブロックを具備し、各ブロックには前記主メ
モリ内のデータが一時的に格納されるキャッシュメモリ
と、該キャッシュメモリが具備する前記ブロックの数と
同じ数のエントリを具備し、各エントリには対応する前
記ブロックに格納されたデータを指定するためのアドレ
ス情報が格納される制御部とを有し、前記制御部は、前
記アドレス情報を格納するタグＲＡＭを複数具備し、外
部から入力される制御信号に基づいて前記複数のタグＲ
ＡＭの組み合わせを変えることにより、前記エントリの
数と１つの前記エントリに格納可能な前記アドレス情報
のビット数を制御するものであることを特徴とする。
【０００８】また、前記制御部は、前記制御信号によっ
て前記タグＲＡＭに格納される前記アドレス情報の選択
を行うマルチプレクサを有することを特徴とする。
て前記タグＲＡＭに格納される前記アドレス情報の選択
を行うマルチプレクサを有することを特徴とする。
【０００９】（作用）上記のように構成された本発明に
おいては、外部から入力される制御信号によってタグＲ
ＡＭの構成を変え、それにより比較可能なアドレス情報
ビット数を増やす。ここで、キャッシュメモリに格納可
能なメモリアドレス領域は、キャッシュメモリに格納さ
れているデータのアドレス情報ビット数で決まる。その
ため、タグＲＡＭの容量を変更することなくキャッシュ
メモリに格納可能なメモリアドレス領域が大きくなる。
おいては、外部から入力される制御信号によってタグＲ
ＡＭの構成を変え、それにより比較可能なアドレス情報
ビット数を増やす。ここで、キャッシュメモリに格納可
能なメモリアドレス領域は、キャッシュメモリに格納さ
れているデータのアドレス情報ビット数で決まる。その
ため、タグＲＡＭの容量を変更することなくキャッシュ
メモリに格納可能なメモリアドレス領域が大きくなる。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１１】図１は、本発明の情報処理装置の実施の一
形態を示すブロック図である。
形態を示すブロック図である。
【００１２】なお、本形態のキャッシュ制御方式はダイ
レクトマップ方式であり、キャッシュ容量は２５６ＫＢ
である。
レクトマップ方式であり、キャッシュ容量は２５６ＫＢ
である。
【００１３】本形態は図１に示すように、データが格納
されている主メモリ１００と、主メモリ１００内に格納
されたデータを読み出し、処理を行う処理部であるＣＰ
Ｕ２００と、主メモリ１００とＣＰＵ２００との間に介
在し、主メモリ１００内においてＣＰＵ２００が頻繁に
アクセスするデータを読み出し、一時的に格納するキャ
ッシュ部３００とから構成されており、キャッシュ部３
００には、主メモリ１００内のデータが一時的に格納さ
れるキャッシュメモリ３１０と、主メモリ１００内にお
いてキャッシュメモリ３１０内に格納可能なデータ容量
を制御する制御部３２０とが設けられている。
されている主メモリ１００と、主メモリ１００内に格納
されたデータを読み出し、処理を行う処理部であるＣＰ
Ｕ２００と、主メモリ１００とＣＰＵ２００との間に介
在し、主メモリ１００内においてＣＰＵ２００が頻繁に
アクセスするデータを読み出し、一時的に格納するキャ
ッシュ部３００とから構成されており、キャッシュ部３
００には、主メモリ１００内のデータが一時的に格納さ
れるキャッシュメモリ３１０と、主メモリ１００内にお
いてキャッシュメモリ３１０内に格納可能なデータ容量
を制御する制御部３２０とが設けられている。
【００１４】図２は、図１に示した制御部３２０の構成
を示す回路図である。
を示す回路図である。
【００１５】本形態における制御部３２０は図２に示す
ように、８Ｋ×８ビットで構成され、ＣＰＵアドレス１
内のアドレス及びデータが書き込まれるとともに書き込
まれたデータが読み出されるタグＲＡＭ５，６と、外部
から入力される信号によってタグＲＡＭ６に入力される
データの選択を行うマルチプレクサ２と、タグＲＡＭ
５，６に対するデータの書き込みあるいは読み出しの制
御を行うタグＲＡＭ制御回路３と、ＣＰＵアドレス１内
の有効アドレスを切り替える有効アドレス切替器４と、
２つのバッファ７，８と、３つのコンパレータ９〜１１
と、２つのＯＲゲート２３，２５と、ＮＯＲゲート２２
とから構成されている。
ように、８Ｋ×８ビットで構成され、ＣＰＵアドレス１
内のアドレス及びデータが書き込まれるとともに書き込
まれたデータが読み出されるタグＲＡＭ５，６と、外部
から入力される信号によってタグＲＡＭ６に入力される
データの選択を行うマルチプレクサ２と、タグＲＡＭ
５，６に対するデータの書き込みあるいは読み出しの制
御を行うタグＲＡＭ制御回路３と、ＣＰＵアドレス１内
の有効アドレスを切り替える有効アドレス切替器４と、
２つのバッファ７，８と、３つのコンパレータ９〜１１
と、２つのＯＲゲート２３，２５と、ＮＯＲゲート２２
とから構成されている。
【００１６】以下に、上述した構成の接続について説明
する。
する。
【００１７】マルチプレクサ２においては、Ａポートに
ＣＰＵアドレス１のアドレス２５〜１８の８ビットが接
続され、ＢポートにＣＰＵアドレス１のアドレス２７，
２６の２ビット及び６ビットのＬレベル信号の計８ビッ
トが接続され、セレクタ信号として制御信号であるＬｉ
ｎｅ−３２信号が接続され、出力端子にバッファ８を介
してタグＲＡＭ６のデータ入出力端子が接続されてい
る。
ＣＰＵアドレス１のアドレス２５〜１８の８ビットが接
続され、ＢポートにＣＰＵアドレス１のアドレス２７，
２６の２ビット及び６ビットのＬレベル信号の計８ビッ
トが接続され、セレクタ信号として制御信号であるＬｉ
ｎｅ−３２信号が接続され、出力端子にバッファ８を介
してタグＲＡＭ６のデータ入出力端子が接続されてい
る。
【００１８】なお、Ｌｉｎｅ−３２信号は、キャッシュ
メモリのブロックサイズを選択するための信号であり、
Ｌレベルの場合はブロックサイズが１６バイト、Ｈレベ
ルの場合はブロックサイズが３２バイトであることを示
す。
メモリのブロックサイズを選択するための信号であり、
Ｌレベルの場合はブロックサイズが１６バイト、Ｈレベ
ルの場合はブロックサイズが３２バイトであることを示
す。
【００１９】タグＲＡＭ５，６においては、アドレス入
力端子にＣＰＵアドレス１のアドレス１７〜５がそれぞ
れ接続され、タグＲＡＭ５のデータ入出力端子にバッフ
ァ７を介してＣＰＵアドレス１のアドレス２５〜１８の
８ビットが接続されている。
力端子にＣＰＵアドレス１のアドレス１７〜５がそれぞ
れ接続され、タグＲＡＭ５のデータ入出力端子にバッフ
ァ７を介してＣＰＵアドレス１のアドレス２５〜１８の
８ビットが接続されている。
【００２０】タグＲＡＭ制御回路３においては、入力端
子にＣＰＵアドレス１のアドレス４と、Ｌｉｎｅ−３２
信号と、タグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信
号とが接続され、出力端子にタグＲＡＭ５，６の書き込
み制御端子が接続されている。
子にＣＰＵアドレス１のアドレス４と、Ｌｉｎｅ−３２
信号と、タグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信
号とが接続され、出力端子にタグＲＡＭ５，６の書き込
み制御端子が接続されている。
【００２１】コンパレータ９，１０は、Ａポート及びＢ
ポートの１０ビット入力２系統からなり、コンパレータ
１１は、Ａポート及びＢポートの１１ビット入力２系統
からなる。コンパレータ９においては、ＡポートにＣＰ
Ｕアドレス１のアドレス４、タグＲＡＭ５のデータ８ビ
ット及びＬレベル信号１ビットが接続され、Ｂポートに
Ｌレベル信号１ビット、ＣＰＵアドレス１のアドレス２
５〜１８及びＬｉｎｅ−３２信号が接続され、出力端子
にＮＯＲゲート２２の入力端子が接続されており、コン
パレータ１０においては、ＡポートにＣＰＵアドレス１
のアドレス４、タグＲＡＭ６のデータ８ビット及びＬレ
ベル信号１ビットが接続され、ＢポートにＨレベル信号
１ビット、ＣＰＵアドレス１のアドレス２５〜１８及び
Ｌｉｎｅ−３２信号が接続され、出力端子にＮＯＲゲー
ト２２の入力端子が接続されており、コンパレータ１１
においては、ＡポートにタグＲＡＭ５のデータ８ビッ
ト、タグＲＡＭ６のデータ２ビット及びＨレベル信号１
ビットが接続され、ＢポートにＣＰＵアドレス１のアド
レス２５〜１８、ＣＰＵアドレス１のアドレス２７，２
６及びＬｉｎｅ−３２信号が接続され、出力端子にＮＯ
Ｒゲート２２の入力端子が接続されている。
ポートの１０ビット入力２系統からなり、コンパレータ
１１は、Ａポート及びＢポートの１１ビット入力２系統
からなる。コンパレータ９においては、ＡポートにＣＰ
Ｕアドレス１のアドレス４、タグＲＡＭ５のデータ８ビ
ット及びＬレベル信号１ビットが接続され、Ｂポートに
Ｌレベル信号１ビット、ＣＰＵアドレス１のアドレス２
５〜１８及びＬｉｎｅ−３２信号が接続され、出力端子
にＮＯＲゲート２２の入力端子が接続されており、コン
パレータ１０においては、ＡポートにＣＰＵアドレス１
のアドレス４、タグＲＡＭ６のデータ８ビット及びＬレ
ベル信号１ビットが接続され、ＢポートにＨレベル信号
１ビット、ＣＰＵアドレス１のアドレス２５〜１８及び
Ｌｉｎｅ−３２信号が接続され、出力端子にＮＯＲゲー
ト２２の入力端子が接続されており、コンパレータ１１
においては、ＡポートにタグＲＡＭ５のデータ８ビッ
ト、タグＲＡＭ６のデータ２ビット及びＨレベル信号１
ビットが接続され、ＢポートにＣＰＵアドレス１のアド
レス２５〜１８、ＣＰＵアドレス１のアドレス２７，２
６及びＬｉｎｅ−３２信号が接続され、出力端子にＮＯ
Ｒゲート２２の入力端子が接続されている。
【００２２】有効アドレス切替器４においては、入力端
子にＣＰＵアドレス１のアドレス２７，２６及びＬｉｎ
ｅ−３２信号が接続され、出力端子にＯＲゲート２３の
一方の入力端子に接続されている。
子にＣＰＵアドレス１のアドレス２７，２６及びＬｉｎ
ｅ−３２信号が接続され、出力端子にＯＲゲート２３の
一方の入力端子に接続されている。
【００２３】ＯＲゲート２３においては、他方の入力端
子にＣＰＵアドレス１のアドレス３１〜２８が接続さ
れ、出力端子にＯＲゲート２５の一方の入力端子が接続
されている。
子にＣＰＵアドレス１のアドレス３１〜２８が接続さ
れ、出力端子にＯＲゲート２５の一方の入力端子が接続
されている。
【００２４】ＯＲゲート２５においては、他方の入力端
子にＮＯＲゲート２２の出力端子が接続されており、出
力端子にキャッシュメモリ３１０が接続されている。
子にＮＯＲゲート２２の出力端子が接続されており、出
力端子にキャッシュメモリ３１０が接続されている。
【００２５】以下に、上記のように構成された情報処理
装置の動作について説明する。
装置の動作について説明する。
【００２６】表１は、図２に示したタグＲＡＭ制御回路
３の出力信号の真理値表である。
３の出力信号の真理値表である。
【００２７】
【表１】 表１に示すようにタグＲＡＭ制御回路３においては、Ｌ
ｉｎｅ−３２信号、ＣＰＵアドレス１のアドレス４及び
ＴＡＧ−ＷＥ信号に基づいてタグＲＡＭ５−ＷＥ信号及
びタグＲＡＭ６−ＷＥ信号が生成され、出力される。
ｉｎｅ−３２信号、ＣＰＵアドレス１のアドレス４及び
ＴＡＧ−ＷＥ信号に基づいてタグＲＡＭ５−ＷＥ信号及
びタグＲＡＭ６−ＷＥ信号が生成され、出力される。
【００２８】表２は、図２に示した有効アドレス切替器
４の出力信号の真理値表である。
４の出力信号の真理値表である。
【００２９】
【表２】 表２に示すように有効アドレス切替器４においては、Ｌ
ｉｎｅ−３２信号及びＣＰＵアドレス１のアドレス２
７，２６に基づいて有効アドレス切替器出力信号が生成
され、出力される。
ｉｎｅ−３２信号及びＣＰＵアドレス１のアドレス２
７，２６に基づいて有効アドレス切替器出力信号が生成
され、出力される。
【００３０】また、マルチプレクサ２においては、入力
されるセレクト信号がＬレベルである場合、Ａポートか
ら入力されるデータが出力され、入力されるセレクト信
号がＨレベルである場合、Ｂポートから入力されるデー
タが出力される。
されるセレクト信号がＬレベルである場合、Ａポートか
ら入力されるデータが出力され、入力されるセレクト信
号がＨレベルである場合、Ｂポートから入力されるデー
タが出力される。
【００３１】また、コンパレータ９〜１１においては、
Ａポートから入力されるデータとＢポートから入力され
るデータとが異なる場合は出力値がＬレベルとなり、Ａ
ポートから入力されるデータとＢポートから入力される
データとが等しい場合は出力値がＨレベルとなる。
Ａポートから入力されるデータとＢポートから入力され
るデータとが異なる場合は出力値がＬレベルとなり、Ａ
ポートから入力されるデータとＢポートから入力される
データとが等しい場合は出力値がＨレベルとなる。
【００３２】また、ＮＯＲゲート２２の出力は、キャッ
シュメモリのデータ出力状態を示し、出力値がＬレベル
の場合は出力有効、出力値がＨレベルの場合は出力無効
と判断される。
シュメモリのデータ出力状態を示し、出力値がＬレベル
の場合は出力有効、出力値がＨレベルの場合は出力無効
と判断される。
【００３３】表３は、Ｌｉｎｅ−３２信号によるキャッ
シュ可能なメモリ領域を説明するための表である。
シュ可能なメモリ領域を説明するための表である。
【００３４】
【表３】 表３に示すように、Ｌｉｎｅ−３２信号がＬレベルの場
合、マルチプレクサ２からの出力は、Ａポートから入力
されるＣＰＵアドレス１のアドレス２５〜１８の８ビッ
トデータとなる。
合、マルチプレクサ２からの出力は、Ａポートから入力
されるＣＰＵアドレス１のアドレス２５〜１８の８ビッ
トデータとなる。
【００３５】そして、タグＲＡＭ制御回路３から出力さ
れるタグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信号に
より、タグＲＡＭ５，６にＣＰＵアドレス１のアドレス
２５〜１８の８ビットデータが書き込まれる。
れるタグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信号に
より、タグＲＡＭ５，６にＣＰＵアドレス１のアドレス
２５〜１８の８ビットデータが書き込まれる。
【００３６】それにより、タグＲＡＭ５，６の構成が１
６Ｋ×８ビットとなり、また、ブロックサイズで使用さ
れるビット数が４ビットとなる。
６Ｋ×８ビットとなり、また、ブロックサイズで使用さ
れるビット数が４ビットとなる。
【００３７】Ｌｉｎｅ−３２信号がＬレベルであるた
め、ブロックサイズは１６バイトとなる。
め、ブロックサイズは１６バイトとなる。
【００３８】タグＲＡＭ５，６に入力されるアドレス１
８ビットのうちブロックサイズで使用されるビット数が
４ビットであることにより、ブロック数で使用されるビ
ット数は１４ビットとなる。
８ビットのうちブロックサイズで使用されるビット数が
４ビットであることにより、ブロック数で使用されるビ
ット数は１４ビットとなる。
【００３９】また、タグＲＡＭ構成が１６Ｋ×８ビット
であることから、使用されるビット数は２６ビットとな
り、キャッシュ可能なメモリ領域は２26ビット＝６４Ｍ
Ｂとなる。
であることから、使用されるビット数は２６ビットとな
り、キャッシュ可能なメモリ領域は２26ビット＝６４Ｍ
Ｂとなる。
【００４０】一方、Ｌｉｎｅ−３２信号がＨレベルの場
合、マルチプレクサ２からの出力は、Ｂポートから入力
されるＣＰＵアドレス１のアドレス２７，２６の２ビッ
トデータとなる。
合、マルチプレクサ２からの出力は、Ｂポートから入力
されるＣＰＵアドレス１のアドレス２７，２６の２ビッ
トデータとなる。
【００４１】そして、タグＲＡＭ制御回路３から出力さ
れるタグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信号に
より、タグＲＡＭ５にＣＰＵアドレス１のアドレス２５
〜１８の８ビットデータが書き込まれ、タグＲＡＭ６に
ＣＰＵアドレス１のアドレス２７，２６の２ビットデー
タが書き込まれる。
れるタグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信号に
より、タグＲＡＭ５にＣＰＵアドレス１のアドレス２５
〜１８の８ビットデータが書き込まれ、タグＲＡＭ６に
ＣＰＵアドレス１のアドレス２７，２６の２ビットデー
タが書き込まれる。
【００４２】それにより、タグＲＡＭ５，６の構成が８
Ｋ×１６ビットとなり、また、ブロックサイズで使用さ
れるビット数は５ビットとなる。しかしここで、データ
１６ビット中６ビットは未使用であるため、タグＲＡＭ
６のデータ下位６ビットはコンパレータ１１に入力され
ず、８Ｋ×１０ビットとして使用される。
Ｋ×１６ビットとなり、また、ブロックサイズで使用さ
れるビット数は５ビットとなる。しかしここで、データ
１６ビット中６ビットは未使用であるため、タグＲＡＭ
６のデータ下位６ビットはコンパレータ１１に入力され
ず、８Ｋ×１０ビットとして使用される。
【００４３】Ｌｉｎｅ−３２信号がＨレベルであるた
め、ブロックサイズは３２バイトとなる。
め、ブロックサイズは３２バイトとなる。
【００４４】タグＲＡＭ５，６に入力されるアドレス１
８ビットのうちブロックサイズで使用されるビット数が
５ビットであることにより、ブロック数で使用されるビ
ット数は１３ビットとなる。
８ビットのうちブロックサイズで使用されるビット数が
５ビットであることにより、ブロック数で使用されるビ
ット数は１３ビットとなる。
【００４５】また、タグＲＡＭ構成が８Ｋ×１０ビット
であることから、使用されるビット数は２８ビットとな
り、キャッシュ可能なメモリ領域は２28ビット＝２５６
ＭＢとなる。
であることから、使用されるビット数は２８ビットとな
り、キャッシュ可能なメモリ領域は２28ビット＝２５６
ＭＢとなる。
【００４６】
【発明の効果】以上説明したように本発明においては、
外部から入力される制御信号によってタグＲＡＭの構成
を変え、それにより比較可能なアドレス情報ビット数を
増やす構成としたため、タグＲＡＭの容量を変更するこ
となくキャッシュメモリに格納可能なメモリアドレス領
域を大きくすることができる。
外部から入力される制御信号によってタグＲＡＭの構成
を変え、それにより比較可能なアドレス情報ビット数を
増やす構成としたため、タグＲＡＭの容量を変更するこ
となくキャッシュメモリに格納可能なメモリアドレス領
域を大きくすることができる。
【００４７】それにより、キャッシュメモリを用いたこ
とによるデータ読み出し時間の短縮を十分に図ることが
できる。
とによるデータ読み出し時間の短縮を十分に図ることが
できる。
【図１】本発明の情報処理装置の実施の一形態を示すブ
ロック図である。
ロック図である。
【図２】図１に示した制御部の構成を示す回路図であ
る。
る。
１ ＣＰＵアドレス ２ マルチプレクサ ３ タグＲＡＭ制御回路 ４ 有効アドレス切替器 ５，６ タグＲＡＭ ７，８ バッファ ９〜１１ コンパレータ ２２ ＮＯＲゲート ２３，２５ ＯＲゲート １００ 主メモリ ２００ ＣＰＵ ３００ キャッシュ部 ３１０ キャッシュメモリ ３２０ 制御部
Claims (2)
- 【請求項１】 データが格納されている主メモリと、 該主メモリ内に格納されたデータを読み出し、処理を行
う処理部と、 前記主メモリと前記処理部との間に介在し、前記主メモ
リ内において前記処理部が頻繁にアクセスするデータを
読み出し、一時的に格納するキャッシュ部とを有してな
る情報処理装置において、 前記キャッシュ部は、複数のブロックを具備し、各ブロックには 前記主メモリ
内のデータが一時的に格納されるキャッシュメモリと、該キャッシュメモリが具備する前記ブロックの数と同じ
数のエントリを具備し、各エントリには対応する前記ブ
ロックに格納されたデータを指定するためのアドレス情
報が格納される制御部とを有し、 前記制御部は、前記アドレス情報を格納するタグＲＡＭ
を複数具備し、外部から入力される制御信号に基づいて
前記複数のタグＲＡＭの組み合わせを変えることによ
り、前記エントリの数と１つの前記エントリに格納可能
な前記アドレス情報のビット数を制御するものである こ
とを特徴とする情報処理装置。 - 【請求項２】 請求項１に記載の情報処理装置におい
て、前記制御部は、前記制御信号によって前記タグＲＡＭに
格納される前記アドレス情報の選択を行うマルチプレク
サを有する ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053046A JP2900872B2 (ja) | 1996-03-11 | 1996-03-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053046A JP2900872B2 (ja) | 1996-03-11 | 1996-03-11 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244953A JPH09244953A (ja) | 1997-09-19 |
| JP2900872B2 true JP2900872B2 (ja) | 1999-06-02 |
Family
ID=12931939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8053046A Expired - Fee Related JP2900872B2 (ja) | 1996-03-11 | 1996-03-11 | 情報処理装置 |
Country Status (1)
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| JP (1) | JP2900872B2 (ja) |
-
1996
- 1996-03-11 JP JP8053046A patent/JP2900872B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09244953A (ja) | 1997-09-19 |
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