JPH04247392A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH04247392A JPH04247392A JP3011727A JP1172791A JPH04247392A JP H04247392 A JPH04247392 A JP H04247392A JP 3011727 A JP3011727 A JP 3011727A JP 1172791 A JP1172791 A JP 1172791A JP H04247392 A JPH04247392 A JP H04247392A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- signal
- cut
- change point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000001934 delay Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶回路に関し、特に
アドレス信号に対するアドレスカット制御に関する。
アドレス信号に対するアドレスカット制御に関する。
【０００２】
【従来の技術】一般的な記憶回路の構成例として、図７
に同期式ＲＡＭの構成を示す。本発明は、この構成のう
ち、特にアドレス信号からＸデコーダ、アドレスカット
制御、及びメモリセルアレイ部に関している。
に同期式ＲＡＭの構成を示す。本発明は、この構成のう
ち、特にアドレス信号からＸデコーダ、アドレスカット
制御、及びメモリセルアレイ部に関している。
【０００３】従来の記憶回路について、図８を参照して
説明する。但し、図７においてＩを１、Ｎを２、Ｍを０
としたときである。
説明する。但し、図７においてＩを１、Ｎを２、Ｍを０
としたときである。
【０００４】図８に示すように、２ビットのアドレス信
号をデコードするデコード回路と、アドレスカット用ク
ロックとデコーダ回路出力信号とをＡＮＤ演算処理する
アドレスカット回路とを含めたデコード・アドレスカッ
ト回路２２と、デコード・アドレスカット回路２２のデ
コード出力信号によりアクセスされるメモリセルアレイ
部２４と、ビット線プリチャージ回路２３と、セレクタ
リードライトバッファ回路２５とからなる。
号をデコードするデコード回路と、アドレスカット用ク
ロックとデコーダ回路出力信号とをＡＮＤ演算処理する
アドレスカット回路とを含めたデコード・アドレスカッ
ト回路２２と、デコード・アドレスカット回路２２のデ
コード出力信号によりアクセスされるメモリセルアレイ
部２４と、ビット線プリチャージ回路２３と、セレクタ
リードライトバッファ回路２５とからなる。
【０００５】２ビットアドレス信号Ａ１，Ａ０は、入力
端子３６，３７から入力され、デコードされた信号は、
入力端子３８から入力されるアドレスカット信号φＰ
の反転信号により、アドレス変化時にメモリをアクセス
しない用にしゃ断する。これにより、アドレス変化時に
おける誤動作等をなくすことができる。図９にそのタイ
ムチャートを示す。アドレスカット処理を行うためには
、アドレス信号の変化点と、アドレスカット制御信号の
位相関係が図９の様になっている必要がある。
端子３６，３７から入力され、デコードされた信号は、
入力端子３８から入力されるアドレスカット信号φＰ
の反転信号により、アドレス変化時にメモリをアクセス
しない用にしゃ断する。これにより、アドレス変化時に
おける誤動作等をなくすことができる。図９にそのタイ
ムチャートを示す。アドレスカット処理を行うためには
、アドレス信号の変化点と、アドレスカット制御信号の
位相関係が図９の様になっている必要がある。
【０００６】
【発明が解決しようとする課題】この従来の記憶回路で
は、アドレス信号の遅延やアドレスカット制御信号の遅
延により、高速動作時では、アドレス変化点をアドレス
カット信号によってしゃ断することが困難になるという
問題点があった。つまり、図９のタイムチャートで説明
すると、アドレス信号の変化点とアドレス制御信号の“
０”区間の位相関係がずれてしまうことにより、正しく
アドレスカット処理が行えずに、記憶回路の動作に支障
をきたすことがあった。
は、アドレス信号の遅延やアドレスカット制御信号の遅
延により、高速動作時では、アドレス変化点をアドレス
カット信号によってしゃ断することが困難になるという
問題点があった。つまり、図９のタイムチャートで説明
すると、アドレス信号の変化点とアドレス制御信号の“
０”区間の位相関係がずれてしまうことにより、正しく
アドレスカット処理が行えずに、記憶回路の動作に支障
をきたすことがあった。
【０００７】また、ＬＳＩの自動レイアウト化が進む中
で、寄生容量や寄生抵抗による遅延に対し強い、適応能
力のある回路設計をしなければならないという課題があ
った。
で、寄生容量や寄生抵抗による遅延に対し強い、適応能
力のある回路設計をしなければならないという課題があ
った。
【０００８】本発明の目的は、アドレスカット信号とア
ドレス変化点の位相関係のずれを防止できる記憶回路を
提供することにある。
ドレス変化点の位相関係のずれを防止できる記憶回路を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の記憶回路は、外
部からデータの書き込み・読み出しが行える記憶回路と
、この記憶回路に任意に書き込み・読み出しが行えるア
ドレス信号のデコーダ回路と、このデコーダ回路の出力
のアドレス信号に対し、その変化点をしゃ断する目的の
アドレスカット回路を有するアドレスカット付記憶回路
において、前記アドレスカット回路の制御信号を、前記
デコーダ回路の出力信号あるいは入力信号からアドレス
の変化点を検出した信号を元に生成するアドレス変化点
検出回路を備えている。
部からデータの書き込み・読み出しが行える記憶回路と
、この記憶回路に任意に書き込み・読み出しが行えるア
ドレス信号のデコーダ回路と、このデコーダ回路の出力
のアドレス信号に対し、その変化点をしゃ断する目的の
アドレスカット回路を有するアドレスカット付記憶回路
において、前記アドレスカット回路の制御信号を、前記
デコーダ回路の出力信号あるいは入力信号からアドレス
の変化点を検出した信号を元に生成するアドレス変化点
検出回路を備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の記憶回路の第１の実施例を表すブロ
ック図である。デコーダ回路１の出力からアドレス信号
の変化点を検出し、アドレスカット回路２により、アド
レスカット処理を行う。
る。図１は本発明の記憶回路の第１の実施例を表すブロ
ック図である。デコーダ回路１の出力からアドレス信号
の変化点を検出し、アドレスカット回路２により、アド
レスカット処理を行う。
【００１１】図２、図３はアドレス変化点検出回路４の
構成例で、図４、図５は、それぞれ説明するタイムチャ
ートである。図２に示す様にこの検出回路は、波形演算
回路７（１）〜７（４）とＡＮＤ演算回路８からなり、
端子９〜１２から入力されたアドレス信号は、波形演算
され図４のタイムチャートの様にデコード後アドレス信
号の立下りをしゃ断する用に波形が作成され、ＡＮＤ演
算回路８により全てのアドレス変化点をしゃ断するアド
レスカット制御信号が作成される。
構成例で、図４、図５は、それぞれ説明するタイムチャ
ートである。図２に示す様にこの検出回路は、波形演算
回路７（１）〜７（４）とＡＮＤ演算回路８からなり、
端子９〜１２から入力されたアドレス信号は、波形演算
され図４のタイムチャートの様にデコード後アドレス信
号の立下りをしゃ断する用に波形が作成され、ＡＮＤ演
算回路８により全てのアドレス変化点をしゃ断するアド
レスカット制御信号が作成される。
【００１２】波形演算回路７（１）〜７（４）は、図３
の様にＴ２ −Ｔ１ ／２ 分の遅延の反転ａと、Ｔ２
＋Ｔ１ ／２ 分の遅延ｂとをＯＲ演算回路２１によ
り演算したもので、そのタイムチャートを図５に示す。
の様にＴ２ −Ｔ１ ／２ 分の遅延の反転ａと、Ｔ２
＋Ｔ１ ／２ 分の遅延ｂとをＯＲ演算回路２１によ
り演算したもので、そのタイムチャートを図５に示す。
【００１３】図６は本発明の第２の実施例を表すブロッ
ク図で、デコーダ回路１の内部の遅延が問題とならない
時に、アドレス信号の変化点を検出する位置をデコーダ
回路の入力側にしたものである。
ク図で、デコーダ回路１の内部の遅延が問題とならない
時に、アドレス信号の変化点を検出する位置をデコーダ
回路の入力側にしたものである。
【００１４】これにより、波形演算回路の数を少なくす
ることができ、回路規模の点で有利となる。
ることができ、回路規模の点で有利となる。
【００１５】
【発明の効果】以上説明したように本発明は、記憶回路
のアドレス信号のアドレスカット制御信号を、デコーダ
回路の出力、あるいは直前の入力アドレス信号のアドレ
ス変化点を検出することにより作成したので、信号線の
遅延等によるアドレスカット信号とアドレス変化点の移
送関係のずれ等の問題を解決し、より高速な動作を実現
するという効果を有する。
のアドレス信号のアドレスカット制御信号を、デコーダ
回路の出力、あるいは直前の入力アドレス信号のアドレ
ス変化点を検出することにより作成したので、信号線の
遅延等によるアドレスカット信号とアドレス変化点の移
送関係のずれ等の問題を解決し、より高速な動作を実現
するという効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示したアドレスカット検出回路の構成図
である。
である。
【図３】図２に示した波形演算回路の構成図である。
【図４】図２を説明するタイムチャート図である。
【図５】図３を説明するタイムチャート図である。
【図６】本発明の第２の実施例のブロック図である。
【図７】一般的な同期式ＲＡＭの構成図である。
【図８】従来技術を説明する図である。
【図９】図８を説明するタイムチャート図である。
１ デコーダ回路
２ アドレスカット回路
３ 記憶回路
４ アドレス変化点検出回路
５，６ アドレス信号（入力端子）７（１）〜（
４） 波形演算回路８ ＡＮＤ演算回路 ９〜１２ アドレス信号（入力端子）１３
アドレスカット制御信号（出力端子）１４ ア
ドレス信号（入力端子）１５ マスタクロック（
入力端子）１６ 波形演算信号（出力端子）１７
，１８ シフトレジスタ ２１ ＯＲ演算回路 ２２ デコード・アドレスカット制御部２３
ビットプリチャージ部 ２４ メモリセルアレイ部 ２５ セレクタ・リードライトバッファ部２６
プリチャージ信号（入力信号）３０〜３６
反転回路 ３７，３８ アドレス信号（入力端子）３９
アドレスカット信号（入力端子）４０ セレ
クト信号（入力端子）４１ データ入力端子 ４２ データ出力端子 ５０〜５３ ＮＡＮＤ演算回路
４） 波形演算回路８ ＡＮＤ演算回路 ９〜１２ アドレス信号（入力端子）１３
アドレスカット制御信号（出力端子）１４ ア
ドレス信号（入力端子）１５ マスタクロック（
入力端子）１６ 波形演算信号（出力端子）１７
，１８ シフトレジスタ ２１ ＯＲ演算回路 ２２ デコード・アドレスカット制御部２３
ビットプリチャージ部 ２４ メモリセルアレイ部 ２５ セレクタ・リードライトバッファ部２６
プリチャージ信号（入力信号）３０〜３６
反転回路 ３７，３８ アドレス信号（入力端子）３９
アドレスカット信号（入力端子）４０ セレ
クト信号（入力端子）４１ データ入力端子 ４２ データ出力端子 ５０〜５３ ＮＡＮＤ演算回路
Claims (1)
- 【請求項１】 外部からデータの書き込み・読み出し
を行う記憶回路と、前記記憶回路に対して任意の書き込
み・読み出しを行うアドレス信号のデコーダ回路と、こ
のデコーダ回路の出力のアドレス信号に対しその変化点
をしゃ断するアドレスカット回路とを有する記憶回路に
おいて、前記アドレスカット回路の制御信号として前記
デコーダ回路の出力信号あるいは入力信号からアドレス
信号の変化点を検出するアドレス変化点検出回路によっ
て生成された信号を用いる手段を有することを特徴とす
る記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011727A JPH04247392A (ja) | 1991-02-01 | 1991-02-01 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011727A JPH04247392A (ja) | 1991-02-01 | 1991-02-01 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247392A true JPH04247392A (ja) | 1992-09-03 |
Family
ID=11786068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011727A Pending JPH04247392A (ja) | 1991-02-01 | 1991-02-01 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247392A (ja) |
-
1991
- 1991-02-01 JP JP3011727A patent/JPH04247392A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3226886B2 (ja) | 半導体記憶装置とその制御方法 | |
| US6674686B2 (en) | Method and apparatus for read operation and write operation in semiconductor memory device | |
| US6160754A (en) | Synchronous memory device of a wave pipeline structure | |
| KR19990083241A (ko) | 동기식 파이프라인 버스트 메모리 및 그 동작 방법 | |
| JPS60117492A (ja) | 半導体記憶装置 | |
| US6839291B2 (en) | Method for controlling column decoder enable timing in synchronous semiconductor device and apparatus thereof | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| KR940005697B1 (ko) | 용장 메모리 셀을 갖는 반도체 메모리 장치 | |
| US6166970A (en) | Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device | |
| CN116844596B (zh) | 一种信号采样电路以及半导体存储器 | |
| KR100326268B1 (ko) | 디코딩시의동작마진확보를위한디코딩장치및그방법 | |
| JPS615493A (ja) | 記憶装置 | |
| JPH04247392A (ja) | 記憶回路 | |
| US6629185B1 (en) | Architecture, circuitry and method of transferring data into and/or out of an interdigitated memory array | |
| US6735674B2 (en) | Method of maintaining data coherency in late-select synchronous pipeline type semiconductor memory device and data coherency maintaining circuit therefor | |
| US4949343A (en) | Error detecting circuit for a decoder | |
| US20230386557A1 (en) | Signal sampling circuit and semiconductor memory | |
| US7143257B2 (en) | Method and apparatus of a smart decoding scheme for fast synchronous read in a memory system | |
| KR0158249B1 (ko) | 직렬억세스 메모리 장치 | |
| JPH02116941A (ja) | 半導体記憶装置 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| KR100186298B1 (ko) | 메모리장치의 어드레스 천이 검출회로 | |
| JPS6030872Y2 (ja) | 磁気バブル記憶装置 | |
| CN118398049A (zh) | 一种信号处理电路和存储器 | |
| US6356981B1 (en) | Method and apparatus for preserving data coherency in a double data rate SRAM |