CN113655989A - 用于存内计算的乘法器数字电路、芯片、电子设备 - Google Patents

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Abstract

一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。

Description

用于存内计算的乘法器数字电路、芯片、电子设备
技术领域
本发明涉及数字电路技术领域，具体地涉及一种用于存内计算的乘法器数字电路、芯片、电子设备。
背景技术
近年来，存内计算(Processing in Memory，PIM)已经逐渐成为业界和学界公认的趋势。存内计算是指在内存中完成部分计算，在处理器中完成部分计算。相较于内存计算将计算所需的所有数据放入到内存中，所有计算由处理器完成，存内计算降低了数据在内存与高速缓存、高速缓存与CPU之间移动的能耗，提高内存计算系统的性能。
存内计算技术虽然优化了存储单元和逻辑单元的结构，缓解了数据搬运问题，提升了CPU的运算速度，从而显著降低了能耗。但伴随着技术的发展，存内计算还面临着硬件资源复用、单元设计、模拟运算优化等系列实际技术问题有待解决。
基于数字芯片和存储器一体的技术，主要通过在存储器中植入计算模块或者逻辑单元来实现简单的数据运算。目前，实现乘法器的存储单元中晶体管个数通常较多，使得存储单元体积较大，不利于产品集成化和小型化的应用。
发明内容
本发明实施例提供一种用于存内计算的乘法器数字电路、芯片、电子设备，以减少存内计算所需晶体管的数量，进而减小存储器的体积。
为此，本发明实施例提供如下技术方案：
本发明实施例提供一种用于存内计算的乘法器数字电路，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：依次连接的输入缓冲电路、存内运算存储单元、以及输出缓冲电路；
所述输入缓冲电路，用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；
所述存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6TSRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路；
所述输出缓冲电路，用于对输入信号进行预充电，并输出所述运算结果。
可选地，所述传输单元为NMOS晶体管。
可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
可选地，所述传输单元包括：一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路，其中NMOS晶体管的源极与PMOS晶体管的源极相连接，NMOS晶体管的漏极和PMOS晶体管的漏极相连接，NMOS晶体管的栅极的电位与PMOS晶体管的栅极的电位互为相反。
可选地，所述输入缓冲电路和所述输出缓冲电路均具有预充电控制端，并且所述输入缓冲电路的预充电控制端与所述输出缓冲电路的预充电控制端连接。
可选地，所述输入缓冲电路包括：反相器、传输门电路、以及预充电电路。
可选地，所述输出缓冲电路包括：反相器和预充电电路。
可选地，所述乘法运算结构有多行，用于并行输入多位数字信号。
本发明实施例还提供一种芯片，包括前面所述的用于存内计算的乘法器数字电路。
本发明实施例还提供一种电子设备，包括前面所述的用于存内计算的乘法器数字电路。
本发明实施例提供的用于存内计算的乘法器数字电路，基于一个传输单元和一个标准6T SRAM单元实现权重和数据输入的乘法运算，大大减少了存储单元中晶体管的数量，可以有效缩小存储单元的体积，方便了产品集成化和小型化的应用。
附图说明
图1是现有的标准6T SRAM单元的结构示意图；
图2是本发明实施例用于存内计算的乘法器数字电路的结构框图；
图3是本发明实施例中7T SRAM的一种电路示意图；
图4是本发明实施例中7T SRAM的另一种电路示意图；
图5是本发明实施例中7T SRAM的另一种电路示意图；；
图6是本发明实施例中7T SRAM的另一种电路示意图；
图7是本发明实施例中输入缓冲电路的原理图；
图8是本发明实施例中输出缓冲电路的原理图；
图9是本发明实施例实现四位乘法运算的存内计算的乘法器数字电路示意图。
具体实施方式
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
针对现有技术中实现乘法器的存储单元中晶体管个数较多，不利用产品集成化和小型化的应用的问题，本发明实施例提供一种用于存内计算的乘法器数字电路，基于两个预充电电路即输入缓冲电路和输出缓冲电路，以及存内运算存储单元的电路架构实现数字电路乘法运算。其中，存内运算存储单元由一个传输单元和一个标准6T SRAM(StaticRandom-Access Memory，静态随机存取存储器)单元组成，该传输单元可以由一个NMOS晶体管来实现(即由一个NMOS晶体管与一个标准6T SRAM组成，为了描述方便，将其称为7管存储单元架构，简称为7T SRAM)，也可以由一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路来实现。
下面先简要介绍现有的标准6T SRAM单元的内部结构和SRAM的读写操作过程。
如图1所示，现有的标准6T SRAM单元的结构示意图。所述6T SRAM，其中T是指晶体管，即SRAM的基本存储单元是由6个晶体管构成的。
标准6T SRAM单元由M1、M2、M3、M4、M5、M6六个晶体管共同组成标准6T SRAM单元，其中，M1，M3，M5和M6为NMOS晶体管，高电平导通；M2和M4为PMOS管，低电平导通。BL(BitLine)为位线，用于读写数据。WL(Word Line)为字线，用于控制读写操作。
其中，M1-M4为存储单元，其中的M1-M2和M3-M4是一个对称结构，是两个反相门的循环连接，由两个反相门循环相连的存储单元存在两种稳定状态，0和1。M5-M6用于门控访问。
SRAM中每一bit的数据存储在由M1，M2，M3和M4组成两个交叉连接的反相器中(即图中的Q端和Q端)。M5和M6两个NMOS晶体管是控制开关，用于控制数据从存储单元到位线之间的传递。
SRAM的基本存储单元有3种状态：standby(空闲)、reading(读)和writing(写)。
在空闲状态，拉低字线WL，即字线WL为低电平，则M5和M6两个晶体管处于截止状态，将基本存储单元与位线隔离。由M1-M4组成的两个反相器继续保持其状态。
在进行读操作时，拉高字线WL，从位线BL中读出位即可。具体地，假设该基本存储单元中存储的数据为1，即Q＝1，Q＝0。在读周期开始之前，通过预充电电路，将两根位线的电平充电到逻辑“1”，随后将字线WL置为高电平，使得M5和M6两个晶体管导通。因为假设Q＝1，故Q端的高电平使得晶体管M1导通，位线BL之前预充的高电平通过M5和M1连接到地，使其值为逻辑“0”；在位线BL一侧，因Q＝0，晶体管M4和M6导通，通过VDD将位线拉到高电平逻辑“1”。若基本存储单元存储的数据为0，其原理一样。
在进行写操作时，拉高字线WL，拉高或者拉低位线BL，由于位线BL的驱动能力比存储单元强，会强制覆盖原来的状态。
在进行写操作之前，将要写入的状态加载到位线。如需要写入数据0，则设置BL＝0，/BL＝1。随后将字线WL置为高电平，M5和M6晶体管导通，位线的状态被写入基本存储单元中。
如图2所示，是本发明实施例用于存内计算的乘法器数字电路的结构框图。
在该实施例中，所述电路包括：至少一行乘法运算结构201，每行乘法运算结构包括：依次连接的输入缓冲电路211、存内运算存储单元212、以及输出缓冲电路213。其中：
所述输入缓冲电路211用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；
所述存内运算存储单元212包括：一个传输单元和一个标准6T SRAM单元组成的7TSRAM单元；所述标准6T SRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路。所述标准6T SRAM单元的结构在前面已有说明，所述传输单元与所述6T SRAM单元的连接方式将在后面详细说明。
所述输出缓冲电路213用于对输入信号进行预充电，并输出所述运算结果。
需要说明的是，在具体应用中，所述传输单元可以采用一个NMOS晶体管来实现，也可以由一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路来实现，对此本发明实施例不做限定。在由NMOS晶体管和PMOS晶体管组成的标准传输门电路来实现时，NMOS晶体管的源极与PMOS晶体管的源极相连接，NMOS晶体管的漏极和PMOS晶体管的漏极相连接，NMOS晶体管的栅极的电位与PMOS晶体管的栅极的电位互为相反。而且，在由NMOS晶体管和PMOS晶体管组成的标准传输门电路来实现时，其中的NMOS晶体管与标准6T SRAM单元的连接方式与由一个NMOS晶体管实现的传输单元与标准6T SRAM单元的连接方式相同。
下面以由一个NMOS晶体管作为所述传输单元为例，对本发明方案进行详细说明。
参照图3，图3是本发明实施例中7T SRAM的一种电路示意图。
同时结合图2和图3，在图3所示实施例中，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
参照图4，图4是本发明实施例中7T SRAM的另一种电路示意图。
同时结合图2和图4，在图4所示实施例中，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点
参照图5，图5是本发明实施例中7T SRAM的另一种电路示意图。
同时结合图2和图5，在图5所示实施例中，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
参照图6，图6是本发明实施例中7T SRAM的另一种电路示意图。
同时结合图2和图6，在图6所示实施例中，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
如图7所示，是本发明实施例中输入缓冲电路的原理图。
该输入缓冲电路包括反相器71、传输门电路72、以及一个预充电电路73。在该实施例中，传输门电路72可以由NMOS晶体管来实现，预充电电路73可以由PMOS晶体管来实现。具体地，NMOS晶体管的栅极和PMOS晶体管的栅极相连，并输入预充电信号PRE；NMOS晶体管的源极和PMOS晶体管的源极相连，并作为该输入缓冲电路的输出端DIB；NMOS晶体管的漏极连接反相器71的输出端；PMOS晶体管的漏极连接电源VDD。反相器71的输入端DI作为该输入缓冲电路的输入端。
若预充电信号PRE为低电平，预充电PMOS晶体管导通，输出端DIB保持为高电平，此时传输门NMOS晶体管为关断；若预充电信号PRE为高电平，则预充电PMOS晶体管为关断，传输门NMOS晶体管为导通，DIB则为DI的反相电位。
如图8所示，是本发明实施例中输出缓冲电路的原理图。
该输出缓冲电路包括预充电电路81和反相器82。在该实施例中，预充电电路81可以由PMOS晶体管实现。PMOS晶体的栅极输入预充电信号PRE，PMOS晶体的源极作为该输出缓冲电路的输入端，与7T SRAM的输出端OUT及反相器82的输入端相连，PMOS晶体的漏极连接电源VDD；反相器82的输出端作为该输出缓冲电路的输出端DO。
若预充电信号PRE为低电平，预充电PMOS晶体管导通，反相器82输出端DO保持为低电平；若PRE为高电平，则预充电PMOS晶体管为关断，反相器82输出端DO为输出缓冲电路输入端OUT的反相电位。
下面以图3所示7T SRAM为例，并结合图2、图7和图8，详细说明该7T SRAM的工作原理。
参照图3，其中，N0、N1、N2、N3为NMOS晶体管，高电平导通；P0、P1为PMOS管，低电平导通。BL为位线，用于读写数据。WL为字线，用于控制读写操作。SRAM中每一bit的数据存储在由N1，P0，N3和P1组成的两个交叉连接的反相器中，即图中的第一存储节点NODE0端和第二存储节点NODE1端。N0和N2两个NMOS晶体管是控制开关，用于控制数据从存储单元到位线之间的传递。各晶体管之间的连接关系如下：
N0的栅极连接字线WL，N0的源极连接存储节点NODE0，N0的漏极连接位线BL；
N1的栅极连接存储节点NODE1，N1的源极连接地线VSS，N1的漏极连接存储节点NODE0；
N2的栅极连接字线WL，N2的源极连接存储节点NODE1，N2的漏极连接位线BL；
N3的栅极连接存储节点NODE0，N3的源极连接地线VSS，N3的漏极连接存储节点NODE1；
N4的栅极连接存储单元的NODE0节点，N4的源极连接输入端IN，N4的漏极连接输出端OUT；
P0的栅极连接存储节点NODE1，P0的源极连接存电源VDD，P0的漏极连接存储节点NODE0；
P1的栅极连接存储节点NODE0，P1的源极连接电源VDD，P1的漏极连接存储节点NODE1。
参照图2，将所述输入缓冲电路211的输入信号记为DIN，输出信号记为IN；将所述输出缓冲电路213的输入信号记为OUT，输出信号记为DO。所述输入缓冲电路211和所述输出缓冲电路213均具有预充电控制端FRE，并且所述输入缓冲电路211的预充电控制端与所述输出缓冲电路213的预充电控制端连接。
所述输入缓冲电路211和输出缓出电路213主要是考虑到SRAM存储单元内部节点的存储信息的未知性(即第一存储节点NODE0和第二存储节点NODE1可能是低电平或高电平)，使其避免在非运算工作期间NMOS的源极和漏极电位不相等导致漏电。
在图3所示实施例中，SRAM的基本存储单元有三种状态，即：空闲、读和写。
在空闲状态，即非运算工作期间，预充电控制端FRE保持低电平，输入缓冲电路211的输出IN被充电至高电平，输出缓冲电路的输入OUT被充电至高电平；因此对7T SRAM单元中的N4而言，不论N4的栅极处于导通还是关断状态，N4的源极和漏极都处于高电平，因此避免了漏电的风险。此时输出缓出电路213的输出DO为输出缓出电路213输入信号的反相，即为低电平。此时，若字线WL为低电平，则N0和N2两个晶体管处于截止状态，将基本存储单元与位线隔离。由N1，P0，N3和P1组成的两个反相器继续保持其状态。
在运算工作期间，存内运算存储单元212通过标准6T SRAM单元的写操作存入权重的数值。输入缓冲电路211输入数据，输出缓冲电路213输出乘法运算结果。具体如下：
预充电控制端FRE为高电平，输入缓冲电路211起到取反的作用，其输出信号IN与输入信号DIN相位相反。假设输入缓冲电路211的输入信号DIN＝1，则输入缓冲电路211的输出信号IN＝0。
假设标准6T SRAM单元的第一存储节点NODE0＝0，则N4关断，N4的源极IN是0，N4的漏极为高电平，即输出信号OUT是1。输出缓出电路213的输出DO＝0。在本电路中，输入数据DIN＝1，权重数据NODE0＝0，输出数据DO＝0。即满足1×0＝0的乘法运算。
假设标准6T SRAM单元的第一存储节点NODE0＝1，则N4导通，N4的源极IN是0，N4的漏极为低电平，即输出信号OUT是0。输出缓出电路213的输出DO＝1。在本电路中，输入数据DIN＝1，权重数据NODE0＝1，输出数据DO＝0。即满足1×1＝1的乘法运算。
进一步地，在具体应用中，可以根据乘法运算位数的需求来设置存内运算存储单元212中乘法运算结构的行数，即位宽。比如图9所示，是本发明实施例实现四位输入与一位权重的乘法运算的存内计算的乘法器数字电路示意图。该示意图包含四组1比特输入和1比特权重的乘法运算架构，其中每行组电路均由输入缓冲电路、7T存储单元和输出缓冲电路组成。其中四组乘法运算架构的权重数值保持一致，即为一位权重。
图9所示实施例中，四个输入缓冲电路、四个输出缓冲电路的预充电控制端FRE相连；四个存内运算存储单元的位线BL相连，同样，四个存内运算存储单元的位线BLB相连。位线BLB与位线BL是互为反相的两条位线。
每组乘法运算电路实现乘法运算的过程相同，可参见前面图3所示实施例中的描述，在此不再赘述。
如图9所示，四组输入数据DIN3、DIN2、DIN1、DIN0分别表示四位输入的最高位到最低位数值；四组输出数据DO3、DO2、DO1、DO0分别表示四位输出的最高位到最低位数值。
非运算工作期间各节点信号如下表1所示：
表1
索引 PRE DIN IN NODE0 OUT DO
0 0 1 1 0 1 0
1 0 1 1 1 1 0
2 0 0 1 0 1 0
3 0 0 1 1 1 0
运算工作期间各节点信号如下表2所示：
表2
Figure BDA0003225673910000101
Figure BDA0003225673910000111
前面结合图3详细说明了利用本发明方案实现存内计算乘法器的原理及过程。对于图4至图6所示7T SRAM实现存内计算乘法器的过程与上面类似，在此不再一一详细描述。
本发明实施例提供的用于存内计算的乘法器数字电路，基于一个传输单元和一个标准6T SRAM单元实现权重和数据输入的乘法运算，大大减少了存储单元中晶体管的数量，可以有效缩小存储单元的体积，方便了产品集成化和小型化的应用。
进一步地，所述传输单元可以由一个NMOS管来实现，或者由NMOS和PMOS组成的标准传输门电路实现。
相应地，本发明实施例还提供一种芯片，包括前面所述的用于存内计算的乘法器数字电路。
相应地，本发明实施例还提供一种电子设备，包括前面所述的用于存内计算的乘法器数字电路。
在具体实施中，上述用于存内计算的乘法器数字电路可以对应于网络设备中的芯片，例如SoC(System-On-a-Chip，片上系统)、基带芯片、芯片模组等。
在具体实施中，关于上述实施例中描述的各个装置、产品包含的各个模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。
例如，对于应用于或集成于芯片的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于芯片模组的同一组件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于终端的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于终端内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现。
在本发明所提供的几个实施例中，应该理解到，所揭露的方法、装置和系统，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种用于存内计算的乘法器数字电路，其特征在于，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：依次连接的输入缓冲电路、存内运算存储单元、以及输出缓冲电路；
所述输入缓冲电路，用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；
所述存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6TSRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路；
所述输出缓冲电路，用于对输入信号进行预充电，并输出所述运算结果。
2.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管。
3.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
4.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
5.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
6.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
7.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元包括：一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路，其中NMOS晶体管的源极与PMOS晶体管的源极相连接，NMOS晶体管的漏极和PMOS晶体管的漏极相连接，NMOS晶体管的栅极的电位与PMOS晶体管的栅极的电位互为相反。
8.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述输入缓冲电路和所述输出缓冲电路均具有预充电控制端，并且所述输入缓冲电路的预充电控制端与所述输出缓冲电路的预充电控制端连接。
9.根据权利要求8所述的用于存内计算的乘法器数字电路，其特征在于，所述输入缓冲电路包括：反相器、传输门电路、以及预充电电路。
10.根据权利要求8所述的用于存内计算的乘法器数字电路，其特征在于，所述输出缓冲电路包括：反相器和预充电电路。
11.根据权利要求1至10任一项所述的用于存内计算的乘法器数字电路，其特征在于，所述乘法运算结构有多行，用于并行输入多位数字信号。
12.一种芯片，其特征在于，包括如权利要求1至11任一项所述的用于存内计算的乘法器数字电路。
13.一种电子设备，其特征在于，包括如权利要求1至11任一项所述的用于存内计算的乘法器数字电路。
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