CN117235003A - 存储器读出电路，存储器内的数据运算方法及相关设备 - Google Patents

Abstract

本申请提供一种存储器读出电路，存储器内的数据运算方法及相关设备，涉及存储领域。存储器读出电路包括：主体电路，被配置为与存储器的存储阵列连接，用于存入第一数据；逻辑运算单元，与所述主体电路连接，所述逻辑运算单元被配置为与所述存储阵列连接；所述逻辑运算单元用于将所述第一数据与从所述存储阵列读出的第二数据进行逻辑运算，并将运算结果作为新的第一数据存入所述主体电路，以覆盖所述主体电路中原有的所述第一数据；所述主体电路还被配置为具有输出所述第一数据的能力。上述存储器读出电路，可以对数据进行处理，从而减少处理器访问存储器获取数据的频率，提高对数据的处理效率，同时减少数据传输的功耗。

Description

存储器读出电路，存储器内的数据运算方法及相关设备

技术领域

本申请涉及存储设备领域，具体而言，涉及一种存储器读出电路，存储器内的数据运算方法及相关设备。

背景技术

CPU(Central Processing Unit，中央处理器)包括控制器、存储器和运算单元，如存储器可以是SARM(Static Random-Access Memory，静态随机存取存储器)，控制器会从存储器中获取数据并发送至运算单元进行处理。

控制器从存储器中获取数据需要对存储器进行访问，再将从存储器读取的数据发送至运算单元进行运算，运算完成后，会将运算结果发送回存储器。访问存储器会耗费较多时间，使得运算单元的处理效率与获取数据的效率不匹配，运算单元性能无法充分利用，影响CPU的处理效率，同时，数据在存储器和运算单元之间的传输会造成较多的功耗。

发明内容

有鉴于此，本申请旨在提供一种存储器读出电路，存储器内的数据运算方法及相关设备，以提高处理器对数据进行处理效率，降低数据处理的功耗。

第一方面，本申请实施例提供一种存储器读出电路，包括：主体电路，被配置为与存储器的存储阵列连接，所述主体电路用于存入第一数据；逻辑运算单元，与所述主体电路连接，所述逻辑运算单元被配置为与所述存储阵列连接；所述逻辑运算单元用于将所述第一数据与从所述存储阵列读出的第二数据进行逻辑运算，并将运算结果作为新的第一数据存入所述主体电路，以覆盖所述主体电路中原有的所述第一数据；其中，所述主体电路还被配置为具有输出所述第一数据的能力。

本申请实施例中，存储器读出电路包括逻辑运算单元，逻辑运算单元对数据进行逻辑运算，该存储器读出电路在配置为与存储器连接之后，可以对存储器中存储阵列输出的数据进行逻辑运算，减少将数据输出至外部设备进行运算的次数，由此，可以减少外部设备从存储阵列获取数据进行运算的频率，从而减少外部设备访问存储器获取数据耗费的时间，提高对数据的处理效率。同时，由于存储器读出电路可以对数据进行逻辑运算，即在存储器内可以进行逻辑运算，数据无需传输至存储器外部，提高对数据进行处理的效率，减少数据传输的路径，从而降低数据传输的功耗。此外，逻辑运算单元设置在存储器读出电路上，则控制器可以控制存储阵列中任意数据的读出，逻辑运算单元可以对从存储阵列读出的任意数据进行逻辑运算，而无需对存储阵列中的数据按序进行逻辑运算，由此，可以满足对不同数据进行逻辑运算的需求。逻辑运算单元还可以将运算结果作为第一数据存入主体电路，由此，存储器读出电路可以对数据进行串行运算，从而实现多个数据之间的逻辑运算。

一实施例中，所述逻辑运算单元包括：多个逻辑运算模块，不同所述逻辑运算模块分别被配置为与所述存储阵列和所述主体电路连接；不同所述逻辑运算模块用于进行不同类型的逻辑运算；多路选择器，包括控制端、输出端和多个输入端，各所述输入端分别与不同所述逻辑器件连接，所述输出端与所述主体电路连接；所述控制端被配置与所述控制模块连接。

本申请实施例中，设置执行不同类型逻辑运算的逻辑运算模块，可以使得逻辑运算单元能够实现不同的逻辑运算，设置多路选择器，并将多个输入端分别与不同逻辑运算模块单元，多路选择器可以根据控制模块的控制，输出所需的运算结果。由此，逻辑运算单元可以实现不同的逻辑运算，同时输出任意逻辑运算的运算结果的需求。

一实施例中，所述多个逻辑运算模块包括执行与非运算、或运算、与运算、异或运算、同或运算、或非运算中的至少之一的运算模块。

本申请实施例中，多个逻辑运算模块包括执行与非运算、或运算、与运算、异或运算、同或运算、或非运算中的至少之一的运算模块，可以使得逻辑运算单元至少进行一种运算，减少数据传输至存储器外部进行运算的频率，提高数据处理的效率，减少数据传输的功耗。

一实施例中，所述逻辑运算模块包括执行与非运算的第一运算模块；所述第一运算模块包括第一与非门电路，所述第一与非门电路的输入端分别与所述存储阵列和所述主体电路连接，所述第一与非门电路的输出端与所述多路选择器的第一输入端连接。

本申请实施例中，设置第一与非门电路，可以使得逻辑运算单元可以对存储阵列输出的数据进行与非运算，满足对数据进行与非运算的需求，减少外部设备访问存储器获取数据进行与非运算的频率，从而提高对数据进行处理的效率。

一实施例中，所述逻辑运算模块还包括执行与运算的第二运算模块，所述第二运算模块包括第一反相器和所述第一与非门电路；所述第一与非门电路的输出端还与所述第一反相器的输入端连接，所述第一反相器的输出端与所述多路选通器的第二输入端连接。

本申请实施例中，在第二运算模块中设置第一反相器和第一与非门电路，并将第一与非门电路的输出端还与第一反相器的输入端连接，由此，第二运算模块可以对数据执行与运算，满足对数据进行与运算的需求，减少外部设备访问存储器获取数据进行与运算的频率，从而提高对数据进行处理的效率。

一实施例中，所述主体电路包括第一输出端和第二输出端，所述第一数据包括数据A和数据所述数据A和所述数据/>构成差分信号，所述第一输出端用于输出所述数据A，所述第二输出端用于输出所述数据/>所述存储阵列包括所述第三输出端和第四输出端，所述第二数据包括数据B和数据/>所述数据B和所述数据/>构成差分信号，所述第三输出端用于输出所述数据B，所述第四输出端用于输出所述数据/>所述第一与非门电路的输入端分别与所述第一输出端和所述第三输出端连接；所述逻辑运算模块还包括执行或运算的第三运算模块，所述第三运算模块包括第二与非门；所述第二与非门电路的输入端分别与所述第二输出端和所述第四输出端连接；所述第二与非门电路的输出端与所述多路选择器的第三输入端连接。

首先，在逻辑运算中，两个数据的非运算结果进行与非运算，得到的运算结果为或运算结果。而在本申请实施例中，第一数据和第二数据均包括差分信号，由此，可以在第二运算模块中设置第二与非门电路，使得第二与非门电路可以直接对数据和数据/>进行与非运算，得到或运算结果，无需额外对第一数据和第二数据设置反相器进行非运算，简化逻辑运算模块的结构。第三运算模块可以对数据执行或运算，满足对数据进行或运算的需求，减少外部设备访问存储器获取数据进行或运算的频率，从而提高对数据进行处理的效率。

一实施例中，逻辑运算模块还包括执行或非运算的第四运算模块，所述第四运算模块包括第二反相器和所述第二与非门电路；所述第二与非门电路的输出端还与所述第二反相器的输入端连接，所述第二反相器的输出端与所述多路选择器的第四输入端连接。

本申请实施例中，第四运算模块可以包括第二与非门电路和第二反相器，第二与非门电路输出或运算结果，第二与非门的输出端还与第二反相器的输入端，由此，第二反相器可以对或运算结果进行非运算，从而输出或非运算结果。第四运算模块可以对数据执行或非运算，满足对数据进行或非运算的需求，减少外部设备访问存储器获取数据进行或非运算的频率，从而提高对数据进行处理的效率。

一实施例中，逻辑运算模块还包括执行异或运算的第五运算模块，所述第五运算模块包括所述第一与非门电路、所述第二与非门电路和第三与非门电路；所述第三与非门电路的输入端分别与所述第一与非门和所述第二与非门的输出端连接，所述第三与非门电路的输出端与所述多路选择器的第五输入端连接。

本申请实施例中，第一与非门电路输出与非运算结果，第二与非门电路输出或运算结果，将第三与非门电路的输入端与第一与非门电路和第二与非门电路的输出端连接，可以对与非运算结果和或运算结果进行与非运算，从而得到第一数据和第二数据的异或运算结果。第五运算模块可以对数据执行异或运算，满足对数据进行异或运算的需求，减少外部设备访问存储器获取数据进行异或运算的频率，从而提高对数据进行处理的效率。

一实施例中，逻辑运算模块还包括执行同或运算的第六运算模块；所述第六运算模块还包括所述第一与非门电路、所述第二与非门电路、所述第三与非门电路和第三反相器；所述第三与非门电路的输出端还与所述第三反相器的输入端连接，所述第三反相器的输出端与所述多路选择器的第六输入端连接。

本申请实施例中，第三与非门电路输出异或运算结果，将第三反相器的输出端与第三与非门电路的输出端连接，第三反相器可以对异或运算结果进行非运算，从而得到第一数据和第二数据的同或运算结果。第六运算模块可以对数据执行同或运算，满足对数据进行同或运算的需求，减少外部设备访问存储器获取数据进行同或运算的频率，从而提高对数据进行处理的效率。

一实施例中，所述主体电路包括：预充电电路，被配置为与所述控制模块连接；灵敏放大器，分别与所述预充电电路以及所述逻辑运算单元的输出端连接，所述灵敏放大器还被配置为与所述存储阵列连接；锁存器，分别与所述灵敏放大器和所述逻辑运算单元连接；所述锁存器用于存储所述灵敏放大器传来的所述第一数据，以及用于向所述逻辑运算单元提供所述第一数据；输出端口，与所述锁存器的输出端连接，用于输出所述第一数据。

本申请实施例中，预充电电路可以对灵敏放大器进行充电，以使得灵敏放大器可以准确控制数据的输出。由于存储阵列每次输出一个数据，在主体电路中设置锁存器，锁存器可以对第一数据进行暂存，在第二数据输入后，逻辑运算单元可以第一数据和第二数据进行逻辑运算，由此，使得存储阵列输出的数据在存储器读出电路进行逻辑运算，减少输出至存储器外部进行逻辑运算的频率。

第二方面，本申请实施例提供一种存储器，包括：如第一方面任一项所述的存储器读出电路；存储阵列；与所述读出电路连接；控制模块，分别与所述读出电路和所述存储阵列连接。

第三方面，本申请实施例提供一种存储器内的数据运算方法，应用于所述存储器中的控制模块，所述方法包括：控制所述存储阵列向所述存储器读出电路输出所述第二数据，以使所述存储器读出电路对所述第一数据和所述第二数据进行逻辑运算。

本申请实施例中，控制存储阵列向存储器读出电路输出所述第二数据，以使存储器读出电路对第一数据和第二数据进行逻辑运算，由此，减少数据输出至存储器外部进行逻辑运算的频率，提高对数据进行处理的效率，以及从而减少数据传输至外部导致的功耗。

一实施例中，所述控制所述存储阵列向所述存储器读出电路输出所述第二数据包括：基于预设的读取地址控制所述存储阵列向所述存储器读出电路输出所述第二数据。

本申请实施例中，可以基于预设的读取地址读取第二数据，由此，可以将从存储阵列中读取任意地址的数据进行逻辑运算，无需将存储阵列中的数据按序读出进行逻辑运算，提高存储器可进行逻辑运算的适用范围。

第四方面，本申请实施例提供一种处理器，包括如第二方面所述的存储器。

第五方面，本申请实施例提供一种电子设备，包括如第四方面所述的处理器。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请一实施例提供的存储器读出电路的示意图；

图2为本申请一实施例提供的主体电路的电路图；

图3为本申请一实施例提供的时钟信号示意图；

图4为本申请一实施例提供的存储器读出电路的电路图；

图5为本申请一实施例提供的存储器的结构示意图；

图6为本申请一实施例提供的处理器的结构示意图。

图标：存储器读出电路100；主体电路110；逻辑运算单元120；存储器200；存储阵列210；控制模块220；写入电路230；译码模块240；输入输出端口250；处理器300；控制器310；运算单元320。

具体实施方式

为了使本申请实施例的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

请参阅图1，图1为本申请一实施例提供的一种存储器读出电路的示意图。

存储器读出电路100包括主体电路110和逻辑运算单元120。

主体电路110，被配置为与存储器的存储阵列连接，以接收存储阵列输出的第一数据。其中，存储器还具有控制模块，主体电路110还可以与控制模块连接，主体电路110可以接收控制模块的控制信号，控制数据的读出。

在此，先对现有的存储器结构进行说明。以SRAM结构为例，SRAM通常包括控制模块、存储阵列、灵敏放大器和译码模块。控制模块分别与灵敏放大器和译码模块连接，存储阵列分别与灵敏放大器和译码模块连接。存储阵列用于存储数据，控制模块可以向译码模块发送读写指令，以使译码模块控制存储阵列进行数据的读出与写入，从存储放大器读出的数据通过灵敏放大器输出。

本实施例所提供的主体电路110可以是分别与存储阵列和存储器连接，并将主体电路110被配置为具有输出数据的能力，例如，主体电路110可以包括灵敏放大器或与灵敏放大器相似功能的电路，以及主体电路110还可以包括其他功能的电路。

主体电路110还具有基于控制模块的控制，存入数据的功能。例如，主体电路110可以包括锁存器、寄存器等具有数据存储功能的电路。

本实施例中，在主体电路110中进行暂存的数据被称为第一数据，第一数据可以是由存储阵列输入的数据，还可以是由逻辑运算单元120完成运算后输出至主体电路110的数据。其中，主体电路110可以根据控制模块的控制或在主体电路110中所配置的其他控制电路，控制第一数据在主体电路110暂存或输出。在本申请的实施例中，在进行逻辑运算时，存储阵列仅向主体电路110输入首个第一数据，后续均由逻辑运算单元将运算结果输出至主体电路，运算结果可以对原有的第一数据进行覆盖，使运算结果成为新的第一数据。

在本申请一实施例所提供的主体电路110中，主体电路110可以包括：预充电电路，被配置为与控制模块连接；灵敏放大器，分别与预充电电路以及逻辑运算单元120的输出端连接，灵敏放大器还被配置为与存储阵列连接；锁存器，分别与灵敏放大器和逻辑运算单元120连接；锁存器用于存储灵敏放大器传来的数据，以及用于向逻辑运算单元120提供第一数据；输出端口，与锁存器的输出端连接，用于输出数据。

灵敏放大器可以通过电平控制待传输的信号输出。本实施例中，将灵敏放大器与预充电电路连接，以及将预充电电路与控制模块连接。由此，控制模块可以通过控制预充电电路对灵敏放大器进行充放电，以控制灵敏放大器对数据进行输出。

灵敏放大器虽能够对第一数据进行暂存，在同一时间周期内，灵敏放大器仅能存储一个数据，而进行逻辑运算需要至少两个数据，存储阵列输出的输出通常是分周期输出的，因此，在本实施例中，可以将锁存器与灵敏放大器连接，以对灵敏放大器输出的第一数据进行暂存。锁存器被配置为与存储阵列连接，存储阵列输出数据后，可以将锁存器暂存的数据与存储阵列输出的数据共同输出至逻辑运算单元120进行逻辑运算。

请参阅图2，图2为本申请一实施例提供的主体电路110的电路图。其中，P0、P1、P2、P3、P4、P7、P8为PMOS(positive channel Metal Oxide Semiconductor，P型金属氧化半导体)，N1、N2、N0为NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化半导体)。Nand1和Nand2为与非门，INV0为反相器，DO为输出端口。其中，PreCharge、SaEn、BL_in、CA_in用于输入不同的电平，以控制主体电路110中各器件的工作状态。P7和P8分别用于与存储阵列的不同输出端连接。

在图中2中，P0、P1、P2组成预充电电路，P3、P4、P7、P8、N1、N2、N0组成灵敏放大器，Nand1和Nand2构成锁存器。

本实施例中，控制模块可以根据预设的时钟信号，控制PreCharge、SaEn、BL_in、CA_in的电平。

例如，以图3的时钟信号为例，在初始状态下，PreCharge、SaEn、BL_in处为低电平，CA_in为高电平，此时，预充电电路中各PMOS导通，为灵敏放大器的节点XT和XB充电，使得XT和XB处于高电平，P7和P8处于导通状态。此时，存储阵列的字线还未打开，未向主体电路110输出数据。

当时钟信号的上升沿到来时，如图3中read的上升沿，此时，控制模块可以将PreCharge处调整为高电平，以使得预充电电路关闭，并控制存储阵列的字线打开，向灵敏放大器的P7和P8输出数据，其中，数据是差分信号，分别向P7和P8输出差分信号中的不同数据。此时，数据传输至XT和XB处。

当时钟信号下降沿到来时，控制模块可以控制SaEn和BL_in跳变至高电平，此时，灵敏放大器工作，数据在XT和XB处形成全摆幅信号。然后数据传输至Nand1和Nand2组成的锁存器内进行暂存。然后，将PreChare跳变至低电平继续给灵敏放大器预充电。

上述主体电路110的工作原理可以参考现有技术中对各器件功能说明或参考现有存储器中灵敏放大器的原理，在此不再展开。上述主体电路110的电路图仅为示例，实际还可以使用其他的电路实现，主体电路110只需实现基于控制模块的控制进行数据的输出与暂存即可。

逻辑运算单元120，与主体电路110连接。

本实施例中，逻辑运算单元120至少包括两个输入端和一个输出端，逻辑运算单元120可以对输入端输入的数据进行逻辑运算，并通过输出端输出。其中，逻辑运算可以是与、非、或等，在一些实施例中，逻辑运算还可以包括乘、除或其他运算等。可以根据所需数据类型在逻辑运算单元120中配置相应的运算电路或模块等，运算的类型不应称为对本申请的限制。

本实施例中，逻辑运算单元120的一个输入端和输出端均与主体电路110连接，由此，逻辑运算可以接收主体电路110输出的第一数据。逻辑运算单元120的另一输入端与存储阵列连接，由此，逻辑运算单元120可以接收从存储阵列读出的第二数据，从而将第一数据与第二数据进行逻辑运算。其中，第二数据指从存储阵列中读出的数据，当主体电路110内未存储数据时，第二数据会存入主体电路110，以第一数据的形式在主体电路110内保存。可以理解，第一数据与第二数据并非特指某个数据，在此，只是为了便于区分主体电路110内存储的数据和从存储阵列中读出的数据，第一数据和第二数据不应称为对本申请的限制。

在本申请提供的一种可选的实施方式中，逻辑运算单元120可以包括：多个逻辑运算模块，不同逻辑运算模块分别被配置为与存储阵列和主体电路110连接；不同逻辑运算模块用于进行不同类型的逻辑运算；多路选择器，包括控制端、输出端和多个输入端，多路选择器的各输入端分别与不同逻辑运算模块连接，多路选择器的输出端与主体电路110连接；多路选择器的控制端被配置与控制模块连接。

本实施例中，可以在逻辑运算单元120中设置多个逻辑运算模块，不同的逻辑运算模块分别实现不同的逻辑运算模块，例如，逻辑运算模块可以是执行与运算、或运算、非运算、乘运算、除运算等运算的逻辑运算模块。不同的逻辑运算模块各自的输入端被配置为与存储阵列和主体电路110连接。由此，存储阵列和主体电路110可以分别向各逻辑运算模块输出第一数据和第二数据，从而使得各逻辑运算模块对第一数据和第二数据执行相应的运算，并输出各自对应的逻辑运算结果。

由于不同逻辑运算模块执行不同的逻辑运算，得到的逻辑运算结果不同，而在同一周期内主体电路110可能只可能存在一个数据，因此，在本实施例中，可以在逻辑运算单元120中设置多路选择器，将多路选择器的多个输入端分别与不同逻辑运算模块的输出端连接，多路选择器的控制端与控制模块连接，由此，控制模块可以控制多路选择器输出所需的逻辑运算结果。例如，将与运算、或运算、非运算等运算模块的输出端分别与多路选择器的不同输入端连接，通过控制模块的控制，使多路选择器输出与运算、或运算、非运算等运算的任意之一的运算结果。

本实施例中，多路选择器的输出端可以与主体电路110连接，由此，可以将逻辑运算的结果发送至主体电路110，主体电路110可以根据控制信号进行存储或输出。

一实施例中，多个逻辑运算模块可以包括执行与非运算、或运算、与运算、异或运算、同或运算、或非运算等运算中的至少之一的运算模块。

处理器的运算单元通常会执行与非运算、或运算、与运算、异或运算、同或运算、或非运算等运算，通过上述运算模块，可以使得逻辑运算单元120至少实现与非运算、或运算、与运算、异或运算、同或运算、或非运算等运算中至少一种运算，从而为运算单元提供对应的逻辑运算结果。由此，处理器的运算单元无需获取需进行逻辑运算的数据，可以直接获取运算结果，可以理解，获取需进行逻辑运算的数据至少需要访问两次存储器，而获取运算结果可以只需访问一次存储器，由此，可以减少访问存储器的频率，提高处理器的处理效率，减少数据在存储器和运算单元的传输，从而降低处理器的功耗。

在一些其他的实施例中，多个逻辑运算模块还可以实现乘运算、除运算、布尔运算等运算模块，还可以逻辑运算模块为比较模块、求真值的运算模块等，可以配置不同的逻辑运算模块，以满足处理器对不同逻辑运算结果的需求，在此不再展开。

一实施例中，逻辑运算模块可以包括执行与非运算的第一运算模块；第一运算模块包括第一与非门电路，第一与非门电路的输入端分别与存储阵列和主体电路110连接，第一与非门电路的输出端与多路选择器的第一输入端连接。

本实施例中，在第一运算模块中设置第一与非门电路，并将第一与非门电路的输入端分别与存储阵列和主体电路110连接，由此，主体电路110存储的第一数据和从存储阵列读出的第二数据可以传输至第一与非门电路进行与非运算，得到与非运算的结果。

请参阅图4，图4为本申请一实施例提供的存储器读出电路100的电路图。其中，Nand0、Nand3、Nand4为与非门，INV1、INV2和INV3为反相器。在Nand0、Nand3、Nand4、INV1、INV2和INV3通过不同的组合构成不同的逻辑运算模块。CA_SEL为对多路选择器的控制信号，用于输入至多路选择器中。

如图4所示，第一与非门电路可以包括与非门Nand0，Nand0的一输入端与存储阵列的输出端SAT连接，另一输入端与主体电路110中存储数据的部分连接，如上述实施例所提及的SR锁存器，Nand0的另一输入端与锁存器所存储数据的输出端连接，即图4所示的SRXT，SR锁存器将Nand2中存储的数据输出至Nand0进行与非运算，得到与非运算的运算结果。Nand0的输出端与多路选择器的第一输入端连接，由此，Nand0输出的与非运算结果可以输出至多路选择器。

一实施例中，逻辑运算模块可以包括执行与运算的第二运算模块第二运算模块包括第一反相器和第一与非门电路；第一与非门电路的输出端还与第一反相器的输入端连接，第一反相器的输出端与多路选通器的第二输入端连接。

与非门的输出端与反相器的输入端连接，由此，与非门和反相器构成的电路可以实现与运算的功能。本实施例中，可以在第二运算模块中设置第一与非门和第一反相器，组成具有与运算功能的电路，并将第一与非门的两个输入端分别存储阵列和主体电路110连接，使得第二运算单元可以对第一数据和第二数据进行与运算。

在本实施例中，第一运算模块和第二运算模块可以是并列关系，例如，在第一运算模块中设置一个与非门，在第二运算模块中设置一个与非门和一个反相器，第一运算模块和第二运算模块同时与存储阵列和主体电路110连接，以将第一数据和第二数据同时输出至第一运算模块和第二运算模块进行逻辑运算。

在一些实施例，第二运算模块的第一反相器还可以与第一运算模块中的第一与非门连接。如图4所示，INV1为第一反相器，第一反相器与第一与非门Nand0连接，第一反相器的输出端与多路选择器连接。由此，可以减少与非运算和与运算同时存在时，第一运算模块和第二运算模块占用的电路面积，减少所使用的器件数量。

在本申请实施例中，存储阵列和主体电路110输出的数据可以为不同的差分信号，例如，主体电路110输出的第一数据包括数据A和数据存储阵列输出的第二数据包括数据B和数据/>其中，数据A和数据/>差分信号互为差分信号，数据B和数据/>互为差分信号。

在该实施例中，主体电路110包括第一输出端和第二输出端，如图4所示，第一输出端和第二输出端可以分别为SRXT和SRXB，数据A和数据分别通过SRXT和SRXB输出。存储阵列输出差分信号的两端分别为第三输出端和第四输出端，如图4所示的SAT和SAC，第二数据中的数据B和数据/>可以分别通过SAT和SAC输出。

当第一数据和第二数据为差分信号时，上述实施例中的第一与非门电路的输入端分别与第一输出端和第三输出端连接。

若存储阵列输出的信号为单端信号时，即第一数据包括数据A而不包括数据则可以在存储阵列的输出端并联一个反相器，使得输出的数据通过反相器进行反相运算，从而模拟存储阵列输出的数据为差分信号。

一实施例中，逻辑运算模块还包括执行或运算的第三运算模块，第三运算模块包括第二与非门电路；第二与非门电路的输入端分别与第二输出端和第四输出端连接；第二与非门电路的输出端与多路选择器的第三输入端连接。

本实施例中，第二输出端和第四输出端分别输出数据和数据/>则可以直接将第二输出端和第四输出端分别与第二与非门的两个输入端连接，由此，第二与非门可对数据和数据/>进行与非运算，从而得到数据A和数据B的或运算结果。例如，如图4所示，第二与非门可以为Nand3，Nand3的两个输入端分别与锁存器的Nand1和存储阵列的输出端SAC连接。

在一些实施例中，若主体电路110和存储阵列输出数据不为差分信号，则第三逻辑运算模块可以包括两个反相器和第二与非门电路，两个反相器的输入端分别与存储阵列的输出端和主体电路110的输出端连接，两个反相器的输出端分别与第二与非门电路的不同输入端连接。

一实施例中，逻辑运算模块还包括执行或非运算的第四运算模块，第四运算模块包括第二反相器和第二与非门电路；第二与非门电路的两个输入端分别于第二输出端和第四输出端连接，第二与非门的输出端还与第二反相器的输入端连接，第二反相器的输出端与多路选择器的第四输入端连接。

本实施例中，当第一数据和第二数据各自包括差分信号时，则可以将的两个输入端分别于第二输出端和第四输出端连接，实现对第一数据和第二数据的或运算，再将第二与非门电路的输出端与第二反相器连接，第二反相器可以对或运算结果进行非运算，从而得到对第一数据和第二数据的或非运算结果。

其中，第四运算模块和第三运算模块可以并列设置，也可以将第四运算模块的第二反相器与第三运算模块的第二与非门电路连接，以减少电路面积，如图4所示，第二反相器INV2和第二与非门电路Nand3连接。上述仅为示例，不作为对本申请的限制，实际还可以由其他电路实现相同的逻辑运算功能，在此不再赘述。

一实施例中，逻辑运算模块还包括执行异或运算的第五运算模块，第五运算模块包括第三与非门电流、第一与非门电路和第二与非门电路；第三与非门的输入端分别与第一与非门电路和第二与非门电路的输出端连接，第三与非门电路的输出端与多路选择器的第五输入端连接。

第一与非门电路的两个输入端分别与主体电路110的第一输出端连接和存储阵列的第三输出端连接，以对第一数据和第二数据进行与非运算，第二与非门电路的两个输入端分别与主体电路110的第二输出端连接和存储阵列的第四输出端连接，以对第一数据和第二数据进行或运算。本实施例中，第三与非门的两个输入端分别与第一与非门电路和第二与非门电路的输出端连接，可以将第一数据和第二数据的或运算结果和与非运算结果进行与非运算，从而得到第一数据和第二数据的异或运算结果。

其中，第五运算模块可以与第一运算模块、第二运算模块并列设置，还可以将第五运算模块的第三与非门电路的一输入端与第一运算模块中的第一与非门电路连接，另一输入端与第二运算模块中第二与非门电路的输出端连接。

一实施例中，逻辑运算模块还包括执行同或运算的第六运算模块；第六运算模块还包括第一与非门电路、第二与非门电路、第三与非门电路和第三反相器；第三与非门电路的输出端还与第三反相器的输入端连接，第三反相器的输出端与多路选择器的第六输入端连接。

对第一数据和第二数据的对异或运算结果进行非运算可以得到对第一数据和第二数据的同或运算结果。本实施例中，第三与非门的输入端分别与第一与非门电路、第二与非门电路连接，可以求得第一数据和第二数据的异或运算结果，再将第三与非门的输出端与第三反相器连接，可以对异或运算结果进行非运算，从而得到第一数据和第二数据的同或运算结果。

其中，第六运算模块可以与第五运算模块、第四运算模块并列设置，在一些实施例中，第六运算模块中的第三反相器可以与第五运算模块的第三与非门的输出端连接，由此，可以减少所使用的器件数量，减少逻辑运算单元120所占用的电路面积。

上述执行不同运算的各运算模块可以单独设置，也可以进行组合，例如，如图4所示，多个逻辑运算模块可以包括第一与非门电路Nand1、第二运算模块Nand3、第三与非门电路Nand4、第一反相器INV1、第二反相器INV2和第三反相器INV3实现多个逻辑运算模块的功能。例如，第一与非门电路Nand1执行与非运算，第二与非门电路Nand3执行或运算，第一与非门电路Nand0和第一反相器INV1共同执行与运算，第二与非门电路Nand3和第二反相器INV2共同执行或非运算，第一与非门电路Nand0、第二与非门电路Nand3和第三与非门电路Nand4共同执行异或运算，第一与非门电路Nand0、第二与非门电路Nand3、第三与非门电路Nand4和第三反相器INV3共同执行同或运算。

需要说明的是，上述电路仅为本申请的一些实施例，本申请的逻辑运算模块还可以包括执行其他逻辑运算的模块，例如，执行乘法运算的逻辑运算模块，执行除法运算的逻辑模块等，可以根据需求设置不同的逻辑运算模块，不同逻辑运算模块的实现电路可以参考现有技术，在此不再展开。

多路选择器，用于基于控制端的控制信号，输出选择结果。

本实施例中，多路选择器的多个输入端分别与不同的逻辑运算模块连接，控制端与控制模块连接，由此，多路选择器可以根据控制模块的控制，输出任意一种逻辑运算结果。以图4为例，控制模块可以向多路选择器输出控制信号CA_SEL，以控制多路选择器输出与非运算、或运算、与运算、异或运算、同或运算、或非运算中一种运算的运算结果。

在一些实施例中，若存储阵列输出的数据为差分信号，例如，差分信号的数据可以包括数据m和数据逻辑运算单元120还可以包括反相器，该反相器与多路选择器的输出端连接，反相器可以对多路选择器的输出的逻辑运算结果进行反相运算，使得逻辑运算单元120可以输出逻辑运算结果的反相数据。例如，多路选择器输出的逻辑运算结果为m时，通过反相器，逻辑运算单元120可以输出/>或逻辑运算单元120可以同时输出m和/>

在一些实施例中，多路选择器的输出端可以与主体电路110连接，以使多路选择器将逻辑运算结果输出至主体电路110，由此，该逻辑运算结果可以作为第一数据进行后续的逻辑运算，从而实现从存储阵列中读出多个数据的串行运算。

本实施例中，若主体电路110内存储有第一数据，则可以通过时钟信号控制主体电路110，以使主体电路110接收多路选择器输出的运算结果。其中，时钟信号可以是控制模块输出，也可以是由外部输入，在此不做限制。

以图3和图4为例，当时钟信号处于第二个周期的上升沿时，控制PreCharge处于高电平，预充电电路关闭，控制CA_IN处于高电平，并控制存储阵列的字线打开输出第二数据，锁存器输出第一数据，此时，SAT＝B，SRXT＝A，/>

逻辑运算单元120中的第一与非门电路Nand0对A和B进行与非运算，得到与非运算结果Nand，与非运算结果Nand输出至多路选择器；同时，与非运算结果Nand还输出至第一反相器INV1，得到与运算结果and输出至多路选择器；逻辑运算单元120中的第二与非门电路Nand3对和/>进行与非运算，得到或运算结果OR，并输出至多路选择器；或运算结果OR还输出至第二反相器INV2，得到或非运算结果NOR并输出至多路选择器。与非运算结果Nand和或运算结果OR还输出至第三与非门电路Nand4进行运算，得到异或运算结果XOR，异或运算结果还输出至第三反相器INV3，得到同或运算结果XNOR，异或运算结果XOR和同或运算结果XNOR分别输出至多路选择器的不同输入端。同时，多路选择器可以根据控制信号，输出相应的逻辑预算结果，并通过端口ocal和ocalb输出。

当时钟信号下降沿到来时，控制CA_IN处于低电平，多路选择器输出的运算结果可以通过端口ocal和ocalb输出至P5和P6，从而传输至灵敏放大器内部，控制SaEn变为高电平，从而使得灵敏放大器可以将运算结果传输至锁存器中，以进行后续的逻辑运算或进行输出。

在一些实施例中，可以通过时钟信号控制主体电路110输出运算结果，在另一实施例中，还可以是控制模块对输出端口进行控制，以使输出端口输出逻辑运算结果。可以根据需求设置输出条件，在此不再赘述。

在上述实施例中，由于逻辑运算单元可以将逻辑运算结果输出至主体电路存储，则在一些场景中，存储器读出电路还可以用于多个数据的串行运算，例如，逻辑运算单元对第一数据和第二数据进行逻辑运算后得到第一运算结果，第一运算结果可以存入主体电路中，然后，存储阵列可以向存储器读出电路输出第三数据，逻辑运算单元可以对第一运算结果和第三数据进行逻辑运算，得到第二运算结果，以此类推，直至完成所需求的逻辑运算。其中，第一运算结果和第二运算结果在主体电路中存储时，可以视为新的第一数据。由于主体电路可以暂存第一数据，使得存储器读出电路可以完成多个数据之间的串行运算，在完成逻辑运算之后无需将运算结果写入存储阵列中，由此，可以减少数据的读出写入，从而提高数据处理效率，以及降低输出传输的功耗。

本申请实施例中，存储器读出电路100包括逻辑运算单元120，逻辑运算单元120对数据进行逻辑运算，该存储器读出电路100在配置为与存储器连接之后，可以对存储器中存储阵列输出的数据进行逻辑运算，减少将数据输出至外部设备进行运算的次数，由此，可以减少外部设备从存储阵列获取数据进行运算的频率，从而减少外部设备访问存储器获取数据耗费的时间，提高对数据的处理效率。同时，由于存储器读出电路100可以对数据进行逻辑运算，即在存储器内可以进行逻辑运算，数据无需传输至存储器外部，减少数据传输的路径，从而降低数据传输的功耗。此外，逻辑运算单元120设置在存储器读出电路100上，则控制器可以控制存储阵列中任意数据的读出，逻辑运算单元120可以对从存储阵列读出的任意数据进行逻辑运算，而无需对存储阵列中的数据按序进行逻辑运算，由此，可以满足对不同数据进行逻辑运算的需求。

基于同一发明构思，本申请实施例还提供一种存储器，请参阅图5，图5为本申请一实施例提供的存储器的结构示意图，存储器200包括：存储器读出电路100、控制模块220和存储阵列210。

存储器读出电路100可以是上述任意实施例提供的存储器读出电路100或具有相似功能的电路，在此不再赘述。

存储阵列210，与存储器读出电路100连接，用于对数据进行存储。

控制模块220，与存储器读出电路100和存储阵列210连接。控制模块220可以控制存储阵列210中的数据输出，并通过存储器读出电路100读出至存储器外部。

相应的，存储器200还可以包括写入电路230，写入电路230用于将数据写入存储阵列210。

此外，存储器200还可以包括译码模块240，控制模块220的控制指令可以通过译码模块240的转换，以转换为对存储阵列210的控制指令，从而控制存储阵列210写入或读出。

在一些实施例中，存储器200还可以包括输入输出端口250，输入输出端口250与存储器读出电路100的输出端口和写入电路230的输入端口连接，输入输出端口250用于使存储器200可以与其他设备连接，例如，与处理器中的控制器、运算单元连接等。

存储器200中各模块的实现方式与连接方式可以参考现有技术，在此不再赘述。

基于同一发明构思，本申请实施例还提供一种存储器内的数据运算方法，该存储器内的数据运算方法可以应用于上述实施例提供的存储器中的控制模块。

存储器内的数据运算方法包括：控制存储阵列向存储器读出电路输出第二数据，以使存储器读出电路对第一数据和第二数据进行逻辑运算。

本实施例中，若存储器读出电路中未存储数据，则控制模块可以向存储器读出电路输出待进行逻辑运算的数据进行存储，该数据为第一数据。

本实施例中，存储器读出电路中设有逻辑运算单元或与逻辑运算单元相似功能的电路，则控制器可以控制存储阵列向存储器读出电路输出需进行逻辑运算的第二数据，在存储器内部完成对第一数据和第二数据的逻辑运算，由此，减少控制器和运算单元访问存储阵列获取数据进行处理的频率，以及减少数据传输导致的功耗。

一实施例中，基于预设的读取地址控制存储阵列向存储器读出电路输出第二数据。

由于逻辑运算单元设置在存储器读出电路上，而存储器读出电路可以用于存储阵列中任意数据的读出，因此，控制模块可以控制存储阵列中任意数据读出至逻辑运算单元进行逻辑运算。则在本实施例中，控制模块可以根据预设的读取地址，控制存储阵列输出读取地址对应的第二数据，以使得该数据可以进行逻辑运算，而无需将存储阵列中的数据按在存储阵列中的排列顺序输出，从而使得该存储器可进行逻辑运算的场景更丰富，满足用户需求。

基于同一发明人构思，本申请实施例还提供一种处理器300，该处理器300可以包括上述实施例提供的存储器。

请参阅图6，图6为本申请一实施例提供的一种处理器300的结构示意图，处理器300可以包括：存储器200、控制器310和运算单元320。

存储器200可以是上述实施例所提供的存储器，在此不再赘述。

控制器310，与存储器200连接，用于控制存储器200进行数据的读出和写入。其中，控制器310可以访问存储器200，从存储器200中获取数据。

运算单元320，分别与存储器200和控制器310连接，运算单元320可以接收控制器310从存储器200中获取的数据，并对数据进行逻辑计算，并将逻辑计算结果送入存储器200进行存储。

基于同一发明构思，本申请实施例还提供一种电子设备，该电子设备可以包括上述实施例所提供的存储器或上述实施例所提供的处理器300。

本实施例中，电子设备可以是计算机、服务器等可直接使用并提供服务的设备，此外也可以是设置有该处理器300，并可作为各种设备的部件而生产与应用的单片机、计算机板卡、显卡等部件类型的设备。

以上对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种存储器读出电路，其特征在于，包括：

主体电路，被配置为与存储器的存储阵列连接，所述主体电路用于存入第一数据；

逻辑运算单元，与所述主体电路连接，所述逻辑运算单元被配置为与所述存储阵列连接；

所述逻辑运算单元用于将所述第一数据与从所述存储阵列读出的第二数据进行逻辑运算，并将运算结果作为新的第一数据存入所述主体电路，以覆盖所述主体电路中原有的所述第一数据；

其中，所述主体电路还被配置为具有输出所述第一数据的能力。

2.根据权利要求1所述的存储器读出电路，其特征在于，所述逻辑运算单元包括：

多个逻辑运算模块，不同所述逻辑运算模块分别被配置为与所述存储阵列和所述主体电路连接；不同所述逻辑运算模块用于进行不同类型的逻辑运算；

多路选择器，包括控制端、输出端和多个输入端，各所述输入端分别与不同所述逻辑运算模块连接，所述输出端与所述主体电路连接；所述控制端被配置与所述控制模块连接。

3.根据权利要求2所述的存储器读出电路，其特征在于，所述多个逻辑运算模块包括执行与非运算、或运算、与运算、异或运算、同或运算、或非运算中的至少之一的运算模块。

4.根据权利要求3所述的存储器读出电路，其特征在于，所述逻辑运算模块包括执行与非运算的第一运算模块；

所述第一运算模块包括第一与非门电路，所述第一与非门电路的输入端分别与所述存储阵列和所述主体电路连接，所述第一与非门电路的输出端与所述多路选择器的第一输入端连接。

5.根据权利要求4所述的存储器读出电路，其特征在于，所述逻辑运算模块还包括执行与运算的第二运算模块，所述第二运算模块包括第一反相器和所述第一与非门电路；

所述第一与非门电路的输出端还与所述第一反相器的输入端连接，所述第一反相器的输出端与所述多路选通器的第二输入端连接。

6.根据权利要求4或5所述的存储器读出电路，其特征在于，所述主体电路包括第一输出端和第二输出端，所述第一数据包括数据A和数据所述数据A和所述数据/>构成差分信号，所述第一输出端用于输出所述数据A，所述第二输出端用于输出所述数据/>

所述存储阵列包括第三输出端和第四输出端，所述第二数据包括数据B和数据所述数据B和所述数据/>构成差分信号，所述第三输出端用于输出所述数据B，所述第四输出端用于输出所述数据/>

所述第一与非门电路的输入端分别与所述第一输出端和所述第三输出端连接；

所述逻辑运算模块还包括执行或运算的第三运算模块，所述第三运算模块包括第二与非门电路；

所述第二与非门电路的输入端分别与所述第二输出端和所述第四输出端连接；

所述第二与非门电路的输出端与所述多路选择器的第三输入端连接。

7.根据权利要求6所述的存储器读出电路，其特征在于，逻辑运算模块还包括执行或非运算的第四运算模块，所述第四运算模块包括第二反相器和所述第二与非门电路；

所述第二与非门的输出端还与所述第二反相器的输入端连接，所述第二反相器的输出端与所述多路选择器的第四输入端连接。

8.根据权利要求6所述的存储器读出电路，其特征在于，逻辑运算模块还包括执行异或运算的第五运算模块，所述第五运算模块包括所述第一与非门电路、所述第二与非门电路和第三与非门电路；

所述第三与非门电路的输入端分别与所述第一与非门电路和所述第二与非门电路的输出端连接，所述第三与非门电路的输出端与所述多路选择器的第五输入端连接。

9.根据权利要求8所述的存储器读出电路，其特征在于，逻辑运算模块还包括执行同或运算的第六运算模块；

所述第六运算模块还包括所述第二与非门电路、所述第二与非门电路、所述第三与非门电路和第三反相器；

所述第三与非门电路的输出端还与所述第三反相器的输入端连接，所述第三反相器的输出端与所述多路选择器的第六输入端连接。

10.根据权利要求1所述的存储器读出电路，其特征在于，所述主体电路包括：

预充电电路，被配置为与所述控制模块连接；

灵敏放大器，分别与所述预充电电路以及所述逻辑运算单元的输出端连接，所述灵敏放大器还被配置为与所述存储阵列连接；

锁存器，分别与所述灵敏放大器和所述逻辑运算单元连接；所述锁存器用于存储所述灵敏放大器传来的所述第一数据，以及用于向所述逻辑运算单元提供所述第一数据；

输出端口，与所述锁存器的输出端连接，用于输出所述第一数据。

11.一种存储器，其特征在于，包括：

如权利要求1-10任一项所述的存储器读出电路；

存储阵列；与所述存储器读出电路连接；

控制模块，分别与所述存储器读出电路和所述存储阵列连接。

12.一种存储器内的数据运算方法，其特征在于，应用于如权利要求11所述存储器中的控制模块，所述方法包括：

控制所述存储阵列向所述存储器读出电路输出所述第二数据，以使所述存储器读出电路对所述第一数据和所述第二数据进行逻辑运算。

13.根据权利要求12所述的存储器内的数据运算方法，其特征在于，所述控制所述存储阵列向所述存储器读出电路输出所述第二数据包括：

基于预设的读取地址控制所述存储阵列向所述存储器读出电路输出所述第二数据。

14.一种处理器，其特征在于，包括如权利要求11所述的存储器。

15.一种电子设备，其特征在于，包括如权利要求14所述的处理器。