CN100505081C - 具有可选择连接的分段位线元件的存储器件及其驱动方法 - Google Patents

Abstract

一种减小只写位线的负载电容的半导体存储器件，包括：第一位单元阵列块，其中其位单元由第一位线和第一字线交点限定，第一位线分别排列成第一信号线和第二信号线对；第二位单元阵列块，其中其位单元由第二位线和第二字线交点限定，第二位线分别排列成第三信号线和第二信号线对；块划分电路，其可操作来产生和输出块划分控制信号；以及写位线分配器电路，其根据块划分控制信号可操作来分别或形成开路或将第一信号线和第三信号线连接在一起。

Description

具有可选择连接的分段位线元件的存储器件及其驱动方法

本申请要求2003年5月29日在韩国知识产权局申请的序号为2003-34362的韩国专利申请的优先权，该申请全部公开内容合并在此以做参考。

背景技术

用在液晶显示器(LCD)产品中的半导体图形存储器件属于能够通过一个端口执行读/写操作和通过另一端口执行写操作的双端口类型，该液晶显示器(LCD)产品是诸如使用LCD驱动器集成电路(LDI)的超扭曲向列(STN)薄膜晶体管(TFT)的LCD。这些半导体图形存储器件基于包括在每个位单元中的MOS场效应晶体管(MOSFET)的数目分类为以下几种类型：6T、7T和8T。由于6T类型与7T或8T类型相比具有较少的晶体管，所以6T类型的优点是具有较小的芯片尺寸。因为它具有尺寸小的优点，所以6T类型半导体存储器件一般用在要求高密度的彩色LDI产品中。

该6T类型半导体存储器件执行写操作、读操作、以及扫描操作。该写操作使用双端位线来执行，其中驱动两条位线来写数据。该读操作使用双端位线来执行，其中使用具有锁存结构的读出放大器(SA)来同时驱动两条位线以读取存储在一个单元中的数据。另一种选择，所述读操作使用单端位线来执行，其中使用具有单反相器结构的SA来驱动单条位线以读取存储在一个单元中的数据。该扫描操作包括同时读取当时存储在位单元中的数据，该位单元一般由单条字线选择。通常，使用单端位线和具有单反相器结构的SA来执行该扫描操作。序号为1999-21712的日本专利申请公开了这样的6T类型半导体存储器件。

图1表示了根据现有技术的6T类型半导体存储器件的典型的位单元结构100。所示100的单元结构使用第一位线BL和第二位线BLB，该第一位线BL仅用于写入表示逻辑低值的0数据，该第二位线BLB用于写入、读取和扫描表示逻辑高值的1数据。众所周知，反相器INV1和INV2中的每一个包括两个MOSFET。

由于6T类型半导体图形存储器件的特性，单端位线不能用于写操作。而是双端位线用于写操作。在读操作中，单端位线和双端位线都能够使用，但是，为了减少芯片的尺寸，以及为了减少用于测试所要求的时间量而不明显地降低读操作的速度，实际普遍使用单端位线。此外，单端位线和具有单反相器结构的SA用在扫描操作中。

对于6T类型单元结构100的扫描操作，当使字线WL有效时，同时导通MOSFET M2(扫描操作所必须的)和MOSFET M1(写入操作所必须的)。结果，经第一位线BL导致不期望的功耗。由于同样的原因，在读取操作中也导致不期望的功耗。

图2表示了根据现有技术的典型的位单元结构200。设计位单元结构200以减小在读/扫描操作中的写位线的负载电容。还设计位单元结构200以减少由图1的位单元结构100所承受的不希望的功耗。在位单元结构200中，在读和扫描期间，没有使只读字线WL1有效，而仅使读/只扫描字线WL2有效。因此，在读或扫描操作期间减少了不希望的功耗。

然而，为了实现位单元结构200，相对于位单元结构100需要附加的字线，这样增加了芯片的尺寸。此外，当使用分开的字线(DWL)结构以减少在写操作中的功耗时，对于位单元结构200需要不同的(相对于位单元结构100)字线驱动器电路来驱动只写字线WL1和读/只扫描字线WL2。此外，在设计布局图期间，位单元结构100的MOSFET M1和M2的栅极电连接和形体连接到同样的多晶硅字线WL，因此，MOSFET M1和M2是相互对称的。然而，位单元结构200的MOSFET M1和M2的栅极由不同的金属字线驱动，即，一个用于只写字线WL1和另一个用于读/只扫描字线WL2。结果，图2的MOSFET M1和M2是不对称的，位单元结构200具有低产量的缺点。

发明内容

至少一个本发明的实施例提供一种半导体存储器件，其通过减小在使用单端位线的读/扫描操作中只写位线的负载电容能够减少在读/扫描操作期间的功耗。

至少一个本发明的其他实施例提供一种驱动半导体存储器件的方法，该半导体存储器件通过减小在使用单端位线的读/扫描操作中只写位线的负载电容能够减少在读/扫描操作期间的功耗。

至少一个本发明的其他实施例提供一种半导体存储器件，该存储器件可以包括：第一位单元阵列块，其中其位单元由第一位线和第一字线的交点限定，第一位线分别排列为第一信号线和第二信号线对；第二位单元阵列块，其中其位单元由第二位线和第二字线的交点限定，第二位线分别排列为第三信号线和第二信号线对，块划分电路，其可操作来产生和输出块划分控制信号；以及写位线分配器(divider)电路，其根据块划分控制信号可操作来分别形成开路或将第一信号线和第三信号线连接在一起。

根据以下实施例的详细说明和附图，本发明的附加特征和优点将更为明显。

附图说明

通过参考其附图详细说明优选实施例，本发明的上述和其他方面、优点将更为明显。

图1表示了根据现有技术的6T类型半导体图形存储器件的位单元结构；

图2表示了根据现有技术的设计来减小读/扫描操作中只写位线的负载电容的位单元结构；

图3表示了根据至少一个本发明的实施例的半导体存储器件的结构；

图4表示了根据至少一个本发明的其他实施例的半导体存储器件的结构。

所述附图用于描述本发明的实施例并非限制其范围，以及没有按比例绘制，除非明确注解。

具体实施方式

现在将参考附图更为完整地来说明本发明，其中示出本发明的实施例。在全部附图中，相同的附图标记用来表示相同的元件。

图3表示了根据至少一个本发明的实施例的半导体存储器件300的结构。半导体存储器件300包括第一位单元阵列块310、第二位单元阵列块320、块划分逻辑电路330、写位线分配器340、读/写驱动器350、以及扫描驱动器360。此处，假设位单元阵列结构具有包括WL0，…，WL127和WL128位线的128条字线。然而，也可以考虑其他数量的字线和/或位线。因此，本发明不限于位线和字线的数量。

第一位单元阵列块310包括由多个第一位线和多个第一字线(WL0，…，WL63)的交点限定的位单元。该多个第一位线包括排列在线对(BL0&BLB0，…，BL127&BLB127)中的第一信号线(BL0，…，BL127)和第二信号线(BLB0，…，BLB127)。第一位单元阵列块310在写操作期间接收和存储数据。在读/扫描操作中，第一位单元阵列块310读取和输出位单元数据。此处，位单元属于6T类型，以及，例如，表示该位单元一般对应于图1的单元结构100。第一信号线(BL0，…，BL127)是仅用来将0”(逻辑低)数据写入位单元的只写位线。第二信号线(BLB0，…，BLB127)不仅用于写操作以将“1”(逻辑高)数据写入位单元，而且用于读操作和扫描操作。

第二位单元阵列块320包括由多个第二位线和多个第二字线(WL64，…，WL127)的交点限定的位单元。多个第二位线包括排列在线对(BL0’＆BLB0，…，BL127’&BLB127)中的第三信号线(BL0’，…，BL127’)和第二信号线(BLB0，…，BLB127)。第三信号线(BL0’，…，BL127’)是由写位线分配器340可选择性地连接到第一信号线(BL0，…，BL127)。第二位单元阵列块320在写操作期间接收和存储数据。在读和扫描操作期间，第二位单元阵列块320读取和输出位单元数据。此处，位单元属于6T类型，以及，例如，位单元一般对应于图1的单元结构100。第三信号线(BL0’，…，BL127’)是仅用来将“0”(逻辑低)数据写入位单元的只写位线。第二信号线(BLB0，…，BLB127)不仅用于写操作以将“1”(逻辑高)数据写入位单元，而且用于读操作和扫描操作。

使用双端位线来执行写操作。更具体地说，写操作包括：为了将“0”数据写入位单元的目的，将“0”数据加载到第一信号线(BL0，…，BL127)和连接到第一信号线(BL0，…，BL127)的第三信号线(BL0’，…，BL127’)；为了将“1”数据写入位单元的目的，将“1”数据加载到第二信号线(BLB0，…，BLB127)。此时，通过众所周知的输入/输出电路IOC来执行输入数据(对应于各条位线的写数据WD)的接收和处理以及写数据WD的输出，该输入/输出电路IOC包括在读/写驱动器350中并对应于位线。

使用单端位线来执行读操作。即，读操作包括经由第二信号线(BLB0，…，BLB127)来读取位单元数据。在读操作中，读/写驱动器350使用反相器读出、放大和输出位单元数据，该反相器包括在读/写驱动器350中并对应于位线。该输出数据(分别对应于位线的读数据RD)例如，通过DQ焊点(Pad)输出到外部。

使用单端位线来执行扫描操作。该扫描操作包括向第二信号线(BLB0，…，BLB127)输出位单元数据，该位单元数据从包括在选择的字线中的所有位单元读取。在扫描操作中，使用反相器扫描驱动器360读出、放大和输出位单元数据，该反相器包括在扫描驱动器360中并对应于位线。该输出数据(读数据SRD分别对应于位线)输出到外部，例如，通过DQ焊点(Pad)。

在写操作、读操作、或扫描操作中，字线一般由X解码器选择，以及位线一般由Y解码器选择。如果字线由X解码器选择，则这样将引起一种状态，其中数据能够写入对应的位单元或从位单元中读取。在这种状态中，对应的位线由Y解码器选择，因此引起向所选择的位线加载写数据，或者从所选择的位单元读出、放大和输出读数据。

块划分逻辑电路330创建和输出块划分控制信号NANDOUT和INVOUT，使该块划分控制信号在写操作或位线预充电操作中有效、使其在其他操作中无效。此处，位线的预充电理解为使用电源电压VDD(表示逻辑高压)值对位线充电，或者在写操作、读操作和扫描操作前将位线充电到电源电压VSS(表示逻辑低压)。根据设计方法可以将预充电电压设置到另一值，例如，VDD/2而不是VDD。

块划分逻辑电路330包括表示NAND逻辑电路和表示逻辑非门(INV)的逻辑电路。该NAND逻辑电路接收在预充电操作中有效的预充电信号PRE和在写操作中有效的写启用信号WEN、对预充电信号PRE和写启用信号WEN执行NAND、然后输出两个块划分控制信号中的第一个，即信号NANDOUT。

INV逻辑电路接收块划分控制信号NANDOUT、将第一块划分控制信号NANDOUT的逻辑状态反相，并且输出两个块划分控制信号中的第二个，即信号INVOUT。

写位线分配器340响应划分控制信号NANDOUT和INVOUT，分别选择性地形成开路或将第一信号线和第三信号线连接在一起。更详细地，写位线分配器340包括在第一信号线(BL0，…，BL127)的第三信号线(BL0’，…，BL127’)之间的NMOSFET(例如，Ni)和PMOSFET(例如，Pi)对，例如，一对N0和P0选择性地将第一信号线BL0连接到第三信号线BL0’。此处，NMOSFET(N0，...，N127)通过它们的栅极接收第一块划分控制信号NANDOUT。此外，PMOSFET(P0，...，P127)通过它门的栅极接收第二块划分控制信号NANDOUT。

换而言之，能够认为第一和第三信号线的对应实例是对应的分段(segment)。所对应的分段表示可选择性地连接的分段信号元件。

在读或扫描操作期间，写位线分配器340不将第一信号线和第三信号线连接在一起(或，换句话说，形成开路)。在写操作和预先充电位线操作期间，写位线分配器340将第一信号线和第三信号线连接在一起。因此，在用单端位线执行读或扫描操作中减少了对应于选择可连接在一起的第一和第三线的只写位线的负载电容，这样减少了在读或扫描操作中的功耗。这样的关系在表1(下面)中说明，其中有效状态表示逻辑低电位(“0”)以及无效状态表示逻高电位(“1”)。

 

WEN	PRE	只写位线的状态
			无效(“1”)	无效(“1”)	断开
无效(“1”)	有效(“0”)	连接
			有效(“0”)	无效(“1”)	连接
有效(“0”)	有效(“0”)	连接

图4表示了根据至少一个本发明的其他实施例的半导体存储器件400的结构。半导体存储器件400包括：至少三个位单元阵列模块，例如，第一位单元阵列模块410、第二位单元阵列模块420和第三位单元阵列模块430；至少两个位线分配器，例如，第一写位线分配器450和第二写位线分配器460；以及块划分逻辑电路440。此外位单元块阵列等能够根据使用半导体存储器件400的情况增加。

第一位单元阵列模块410、第二位单元阵列模块420和第三位单元阵列模块430的配置能够与图3的第一位单元阵列块310、第二位单元阵列块320的配置相同。此外，块划分逻辑电路440的配置能够与图3的块划分逻辑电路330的配置相同。第一写位线分配器450和第二写位线分配器460的配置能够与图3的写位线分配器340的配置相同。半导体存储器件400也包括读/写驱动器470和扫描驱动器480，该包括读/写驱动器470和扫描驱动器480的配置分别与读/写驱动器350和扫描驱动器360相同。

块划分逻辑电路440对位线预先充电或产生和输出块划分控制信号NANDOUT和INVOUT，使该块划分控制信号NANDOUT和INVOUT在写操作中有效，并且使该块划分控制信号NANDOUT和INVOUT在其他操作中无效。响应块划分控制信号NANDOUT和INVOUT，第一写位线分配器450或形成开路或将第一位单元阵列模块410的只写位线和第二位单元阵列模块420的只写位线连接在一起。此外，响应块划分控制信号NANDOUT和INVOUT，第二写位线分配器460或形成开路或将第一位单元阵列模块410的只写位线和第三位单元阵列模块430的只写位线连接在一起。

第一位单元阵列模块410的只写位线对应于图3的第一信号线(BL0，…，BL127)，以及第二位单元阵列模块420的只写位线对应于图3的第三信号线(BL0’，…，BL127’)，这些位线选择性地由写位线分配器340连接在一起。

第三位单元阵列模块430包括由多个第三位线和多个第三字线(WL0，…，WL63)的交点限定的位单元。多个第三位线包括排列在线对(BL0’’BLB0，…，BL127’’BLB127)中的第四信号线(BL0’’，…，BL127’’)和第二信号线(BLB0，…，BLB127)。第四信号线(BL0”，…，BL127’')可选择性地通过第二写位线分配器460连接到第三信号线(BL0’，…，BL127’)。第三位单元阵列模块430使用双端位线在写操作中接收和存储数据到位单元。在读/扫描操作中，第三位单元阵列模块430使用单端位线读取和输出位单元数据。

读/写驱动器470在写操作中接收和处理输入数据并输出写数据。在读操作中，读/写驱动器470读出、放大、然后输出位单元数据。此外，在扫描操作中扫描驱动器480读出、放大、然后输出位单元数据。

如上所述，根据本发明的实施例的半导体存储器件包括块划分逻辑电路(例如，330或440)，该块划分逻辑电路产生和输出块划分控制信号NANDOUT和INVOUT，在写操作期间和在位线预先充电操作期间能够使块划分控制信号NANDOUT和INVOUT有效，在其他操作期间，能够使块划分控制信号NANDOUT和INVOUT无效。此外，这样的器件包括写位线分配器(例如，340、450和460)，响应块划分控制信号NANDOUT和INVOUT，该写位线或形成开路或将几个位单元阵列块的只写位线连接在一起。

因此，在使用单端位线的读或扫描操作中，能够减小只写位线的负载电容。实际上，这样的器件与现有技术的对应的半导体存储器件相比功耗降低约达20％。

此外，当(根据本发明的实施例)半导体存储器件中的位单元阵列块的数量增加时，能够降低更多功耗。此外，当这样的器件与现有技术的对应的半导体存储器件相比时，由于相对简单地布局，所以芯片的大小不会因此而增长和/或操作速度不会因此而降低。

如上所述，根据本发明的至少一个实施例的半导体存储器件能够：使用单端位线来减小在读/扫描操作中只写位线的负载电容，其能够减少在读/扫描操作中的功耗；适宜相对减小芯片大小；以及呈现相对增加其产品的产量。

尽管已经参考其示例性实施例来具体地表示和说明了本发明，本领域的技术人员将理解在不偏离本发明的精神和范围的情况下可对其作出在形式上和细节上的各种变化。

因此，对于所述本发明，可以以多种方式对其作出变化是明显的。这样的变化不认为是偏离本发明的精神和范围，而是认为所有这样的修改包括在本发明的范围内。

Claims (12)

1.一种半导体存储器件，包括：

第一位单元阵列块，其中其位单元由第一位线和第一字线交点限定，第一位线为分别排列成第一信号线和第二信号线对；

第二位单元阵列块，其中其位单元由第二位线和第二字线交点限定，第二位线分别排列成第三信号线和第二信号线对；

块划分电路，其可操作来产生和输出块划分控制信号；以及

写位线分配器电路，其根据块划分控制信号可操作来分别或形成开路或将第一信号线和第三信号线连接在一起，

其中块划分电路根据在预先充电操作期间有效的预先充电信号和在写操作期间有效的写启用信号可操作来产生块划分控制信号，

其中使用双端位线来执行写操作；以及使用单端位线来执行读操作或扫描操作；

其中在读操作或扫描操作期间根据块划分控制信号来将第一信号线和第三信号线形成开路。

2.根据权利要求1所述的半导体存储器件，还包括：

读/写驱动器，其在写操作期间可操作来接收和处理输入数据并输出作为其结果的写数据，以及在读操作期间可操作来读出、放大、以及随后输出位单元数据；以及

扫描驱动器，其在扫描操作期间可操作来读出、放大、以及输出位单元数据。

3.根据权利要求1所述的半导体存储器件，其中：

第一位单元阵列块，其在写数据期间可操作来接收和存储写数据，并且在读或扫描操作期间来读取和输出位单元数据；以及

第二位单元阵列块，其在写数据期间可操作来接收和存储写数据，并且在读或扫描操作期间来读取和输出位单元数据。

4.根据权利要求1所述的半导体存储器件，还包括：

第三位单元阵列块，其中其位单元由第三位线和第三字线的交点限定，第三位线分别排列为第四信号线和第二信号线对；以及

第二写位线分配器电路，其根据块划分控制信号可操作来分别或形成开路或将第三信号线和第四信号线连接在一起。

5.根据权利要求4所述的半导体存储器件，其中：

第三位单元阵列块，其在写操作期间可操作来接收和存储写数据，以及在读操作和扫描操作期可操作来读取和输出位单元数据。

6.根据权利要求1所述的半导体存储器件，其中块划分电路包括：

NAND电路，其可操作来对预先充电信号和写启用信号执行NAND操作，以及输出作为结果的多个块划分控制信号中的第一个；以及

逻辑非门电路，其接收和将多个块划分控制信号中的第一个反相，并输出作为结果的多个块划分控制信号中的第二个。

7.根据权利要求6所述的半导体存储器件，其中写位线分配器包括：

多个NMOSFET，其通过其栅极接收多个块划分控制信号中的第一个，根据多个块划分控制信号中的第一个可操作来分别或形成开路或将第一信号线和第三信号线连接在一起；以及

多个PMOSFET，其通过其栅极接收多个块划分控制信号中的第二个，根据多个块划分控制信号中的第二个可操作来分别或形成开路或将第一信号线和第三信号线连接在一起。

8.根据权利要求1所述的半导体存储器件，其中位单元属于6T类型。

9.一种驱动半导体存储器件的方法，该方法包括：

提供第一位单元阵列块和第二位单元阵列块；

通过第一位线和第一字线交点来限定在第一位单元阵列块中的位单元，第一位线为分别排列成第一信号线和第二信号线对；

通过第二位线和第二字线交点来限定在第二位单元阵列块中的位单元，第二位线分别排列成第三信号线和第二信号线对；

产生块划分控制信号；以及

根据块划分控制信号选择性地来分别或形成开路或将第一信号线和第三信号线连接在一起，

其中块划分控制信号的产生包括根据在预先充电操作期间有效的预先充电信号和在写操作期间有效的写启用信号来产生块划分控制信号，

其中使用双端位线来执行写操作；以及使用单端位线来执行读操作或扫描操作；

其中在读操作或扫描操作期间根据块划分控制信号来将第一信号线和第三信号线形成开路。

10.根据权利要求9所述的方法，还包括：

在写模式期间通过接收和处理输入数据并输出作为其结果的写入数据的操作；

在读模式期间通过读出、放大、然后输出位单元数据的操作；以及

在扫描模式期间通过读出、放大、然后输出位单元数据的操作。

11.根据权利要求9所述的方法，还包括：

提供第三位单元阵列块；

通过第三位线和第三字线的交点限定在第三位单元阵列块中的位单元，第三位线分别排列为第四信号线和第二信号线对；以及

根据块划分控制信号选择性地分别形成开路或将第四信号线和第三信号线连接在一起。

12.根据权利要求9所述的方法，还包括：

对预先充电信号和写启用信号执行NAND操作，以及输出作为结果的多个块划分控制信号中的第一个；以及

将多个块划分控制信号中的第一个反相，并输出作为结果的多个块划分控制信号中的第二个。

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