KR20210025154A - 주사 구동부 및 이를 포함하는 표시장치 - Google Patents

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Abstract

주사 구동부 및 이를 포함하는 표시장치가 제공된다. 상기 주사 구동부는 제1 전압 신호가 공급되는 제1 전원선, 상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선, 제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 주사 신호로 출력하는 풀-업 트랜지스터, 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터, 및 상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막을 포함하되, 상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 제1 전원선으로부터 제1 전압 신호가 인가된다.

Description

주사 구동부 및 이를 포함하는 표시장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 주사 구동부 및 이를 포함하는 표시장치에 관한 것이다.
최근, 표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시장치, 플라즈마 표시장치, 유기 발광 표시장치 등의 평판 표시장치가 상용화되고 있다.
이러한 평판 표시장치의 주사 구동 회로는 복수의 주사선에 주사 펄스를 순차적으로 공급하기 위한 쉬프트 레지스터를 포함하고 있다. 쉬프트 레지스터는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 스테이지들은 종속적(cascade)로 접속되어 상기 게이트 펄스를 순차적으로 출력한다.
최근에는, 액정 표시장치 및/또는 유기발광 표시장치의 경우, 게이트 구동 회로의 쉬프트 레지스터를 구성하는 트랜지스터를 박막 트랜지스터 형태로 표시 패널의 기판에 내장하는 GIP(gate in panel) 구조가 적용되고 있다.
GIP 구조의 쉬프트 레지스터를 구성하는 트랜지스터는 표시 패널의 게이트 라인에 게이트 펄스를 공급하는 역할을 하므로, 이동도, 누설 전류 등과 같은 기본적인 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 이때, 트랜지스터의 반도체층은 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 트랜지스터의 반도체층으로 이용하는 연구가 진행되고 있다.
한편, 쉬프트 레지스터를 구성하는 트랜지스터로 더블 게이트 트랜지스터를 이용될 수 있으나, 특성 변동에 민감하여 주사 구동부가 오동작 할 수 있다.
본 발명이 해결하려는 과제는, 더블 게이트 트랜지스터를 이용하더라도 오동작이 줄어든 주사 구동부를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 상술한 주사 구동부를 포함하는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 주사 구동부는, 제1 전압 신호가 공급되는 제1 전원선, 상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선, 제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 주사 신호로 출력하는 풀-업 트랜지스터, 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터, 및 상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막을 포함하되, 상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 제1 전원선으로부터 제1 전압 신호가 인가된다.
상기 풀-업 트랜지스터는 더블 게이트 트랜지스터일 수 있다.
상기 풀-업 트랜지스터의 일 측 게이트 전극은 상기 제1 노드에 연결되고, 타 측 게이트 전극은 상기 제1 차광막과 전기적으로 연결되거나 전기적으로 커플링될 수 있다.
상기 주사 구동부는, 상기 제1 노드의 논리 상태에 응답하여 상기 제1 전원선으로부터 상기 제1 전압 신호를 상기 제1 차광막에 인가하는 제1 연결 트랜지스터를 더 포함할 수 있다.
상기 제1 연결 트랜지스터는 상기 풀-업 트랜지스터가 상기 해당 클럭 신호를 상기 주사 신호로 출력하는 기간에만 상기 제1 전압 신호를 상기 제1 차광막에 인가할 수 있다.
상기 주사 구동부는, 상기 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 제1 차광막에 인가하는 제2 연결 트랜지스터를 더 포함할 수 있다.
상기 제1 차광막은 상기 풀-업 트랜지스터와 중첩하고, 상기 주사 구동부는, 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제2 차광막을 더 포함할 수 있다.
상기 주사 구동부는, 상기 제1 노드의 논리 상태에 응답하여 제2 전원선으로부터 제2 전압 신호를 상기 제2 차광막에 인가하는 제3 연결 트랜지스터, 및 상기 제2 노드의 논리 상태에 응답하여 제1 전원선으로부터 제1 전압 신호를 상기 제2 차광막에 인가하는 제4 연결 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 입력 단자가 상기 제1 노드에 연결되고, 출력 단자가 상기 제2 노드에 연결되고, 전원 단자가 상기 제1 전원선과 상기 제2 전원선에 연결되는 인버터를 더 포함할 수 있다.
상기 인버터는 상기 제1 노드의 제어에 응답하여 상기 제1 노드의 논리 상태와 상반된 논리 상태를 제2 노드로 공급할 수 있다.
상기 주사 구동부는, 전단 출력 또는 스타트 펄스에 응답하여 상기 전단 출력 또는 상기 스타트 펄스를 상기 제1 노드로 공급하는 스타트 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 후단 출력 또는 리셋 펄스에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 제1 노드로 공급하는 리셋 트랜지스터를 더 포함할 수 있다.
상기 풀-다운 트랜지스터는 더블 게이트 트랜지스터이고, 상기 풀-다운 트랜지스터의 일 측 게이트 전극은 상기 제2 노드에 연결되고, 타 측 게이트 전극은 상기 제1 차광막과 연결되거나 전기적으로 커플링될 수 있다.
상기 풀-업 트랜지스터는 산화물 트랜지스터일 수 있다.
상기 제1 차광막은 상기 풀-업 트랜지스터의 산화물 반도체층과 중첩할 수 있다.
상기 제1 차광막은 제1 구간 동안 상기 제1 전압 신호가 유지되고, 제2 구간 동안 상기 제2 전압 신호가 유지될 수 있다.
상기 풀-업 트랜지스터가 상기 해당 클럭 신호를 상기 주사 신호로 출력하는 기간은 상기 제1 구간에 포함될 수 있다.
상기 제1 차광막은 상기 풀-업 트랜지스터와 중첩하고, 상기 풀-업 트랜지스터는, 상기 제1 차광막 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 소스 전극과 드레인 전극, 상기 소스 전극과 드레인 전극 상에 배치되는 산화물 반도체층, 상기 산화물 반도체층 상에 배치되는 제2 게이트 전극을 포함하되, 상기 제1 게이트 전극은 상기 제1 차광막으로부터 전압 신호를 전달받을 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 주사 구동부는, 제1 전압 신호가 공급되는 제1 전원선, 상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선, 제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 주사 신호로 출력하는 풀-업 트랜지스터, 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터, 입력 단자가 상기 제1 노드에 연결되고, 출력 단자가 상기 제2 노드에 연결되고, 전원 단자가 상기 제1 전원선과 상기 제2 전원선에 연결되는 인버터, 및 상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막을 포함하되, 상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 해당 클럭 신호가 인가된다.
또한, 상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시장치는, 외부로부터 입력된 신호들에 기초하여 주사 구동제어신호, 데이터 구동제어신호를 생성하는 타이밍 제어부, 상기 주사 구동제어신호에 대응하여 주사선으로 주사 신호를 출력하는 주사 구동부, 상기 데이터 구동제어신호에 대응하여 데이터선으로 데이터 신호를 출력하는 데이터 구동부, 및 상기 주사선 및 상기 데이터선과 접속되는 화소를 포함하는 표시부를 포함하되, 상기 주사 구동부는, 제1 전압 신호가 공급되는 제1 전원선, 상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선, 제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 상기 주사 신호로 출력하는 풀-업 트랜지스터, 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터, 상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막, 상기 제1 노드의 논리 상태에 응답하여 상기 제1 전원선으로부터 상기 제1 전압 신호를 상기 제1 차광막에 인가하는 제1 연결 트랜지스터, 및 상기 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 제1 차광막에 인가하는 제2 연결 트랜지스터를 포함하고, 상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 제1 전원선으로부터 제1 전압 신호가 다른 시간에 인가되고, 상기 풀-업 트랜지스터가 상기 해당 클럭 신호를 상기 주사 신호로 출력하는 기간은 상기 제1 차광막에 상기 제1 전압 신호가 인가되는 기간에 포함된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 주사 구동부는 출력이 빠르고 안정적일 수 있다.
또한, 주사 구동부 내 높은 구동 전류를 얻을 수 있으며, 트랜지스터의 크기를 줄여 데드 스페이스를 감소시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도이다.
도 2는 도 1의 일 화소를 설명하기 위한 등가 회로도이다.
도 3은 도 1의 주사 구동부의 주사 구동 회로를 나타내는 도면이다.
도 4는 도 3의 일 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다.
도 5는 도 4의 일 스테이지의 몇몇 노드에 인가되는 전압 신호의 파형을 나타내는 타이밍도이다.
도 6은 산화물 트랜지스터의 문턱 전압 가변 특성을 나타내는 문턱 전압 대비 구동 전류 그래프이다.
도 7은 도 4의 풀-업 트랜지스터와 풀-업 차광막의 구조를 개략적으로 나타낸 단면도이다.
도 8은 도 7의 변형예를 나타낸 단면도이다.
도 9는 다른 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다.
도 10은 도 9의 일 스테이지의 몇몇 노드에 인가되는 전압 신호의 파형을 나타내는 타이밍도이다.
도 11은 또 다른 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다.
도 12는 또 다른 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다.
도 13은 도 12의 일 스테이지의 몇몇 노드에 인가되는 전압 신호의 파형을 나타내는 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서 사용되는 '트랜지스터'는 다른 한정이 없는 한 박막 트랜지스터(Thin-film transistor)의 형태일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도이다. 도 2는 도 1의 일 화소를 설명하기 위한 등가 회로도이다.
이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다. 다만, 이에 제한되지 않고 발명의 사상을 변경하지 않는 한 액정 표시장치이나, 전계 방출 표시장치이나, 전기영동장치와 같은 다른 표시장치에도 적용될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치는, 복수의 화소(PX)를 포함하는 표시부(100), 주사 구동부(210), 데이터 구동부(220), 센싱부(230) 및 타이밍 제어부(240)를 포함할 수 있다.
타이밍 제어부(240)는 외부로부터 입력된 신호들에 기초하여 주사 구동제어신호, 데이터 구동제어신호(DCS)를 생성할 수 있다. 타이밍 제어부(240)에서 생성된 주사 구동제어신호는 주사 구동부(210)로 공급되고, 데이터 구동제어신호(DCS)는 데이터 구동부(220)로 공급될 수 있다.
주사 구동제어신호는 복수의 클럭 신호(CLK1, CLK2)와 주사 개시 신호(SSP)를 포함할 수 있다. 주사 개시 신호(SSP)는 첫 번째 주사 신호의 출력 타이밍을 제어할 수 있다.
데이터 구동제어신호(DCS)는 소스 스타트 펄스 및 클럭 신호들이 포함할 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하며, 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
주사 구동부(210)는 주사 구동제어신호에 대응하여 주사선들(SL1~SLn)로 주사 신호들을 출력할 수 있다. 주사 구동부(210)는 주사선들(SL1~SLn)로 주사 신호를 순차적으로 공급할 수 있다. 여기서 주사 신호는 화소(PX)들에 포함된 트랜지스터가 턴-온될 수 있도록 주사 온 전압(예를 들면, 하이 레벨의 전압)으로 설정될 수 있다.
데이터 구동부(220)는 데이터 구동제어신호(DCS)에 대응하여 데이터선들(DL1~DLm)로 데이터 신호를 출력할 수 있다. 데이터선들(DL1~DLm)로 공급된 데이터 신호는 주사 신호가 공급된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(220)는 주사 신호와 동기되도록 데이터선들(DL1~DLm)로 데이터 신호를 공급할 수 있다.
센싱부(230)는 센싱선들(RL1~RLm)로 센싱 신호가 공급된 화소들로 초기화 전압을 공급하고 화소들의 열화 정보를 측정할 수 있다. 도 1에서는 센싱부(230)가 별개의 구성인 것으로 도시되었으나, 센싱부(230)는 데이터 구동부(220)에 포함될 수도 있다.
표시부(100)는 데이터선들(DL1~DLm) 중 일 데이터선(DLi), 주사선들(SL1~SLn) 중 일 주사선(SLj), 및 센싱선들(RL1~RLm) 중 일 센싱선(RLi)과 접속되는 복수의 화소(PX)들을 포함할 수 있다.
화소(PX)들은 외부로부터 고전위의 제1 전압 신호(ELVDD) 및 저전위의 제2 전압 신호(ELVSS)를 공급받을 수 있다.
각 화소(PX)들은 복수의 박막 트랜지스터들에 의해 독립적으로 구동된다. 박막 트랜지스터로는 아몰퍼스 실리콘(a-Si) 트랜지스터, 폴리-실리콘(poly-Si) 트랜지스터, 산화물(Oxide) 트랜지스터, 또는 유기(Organic) 트랜지스터 등이 이용될 수 있으나, 본 발명은 산화물 트랜지스터가 이용된 경우를 예시했다.
예시적인 실시예로, 각 화소(PX)들은 제1 전압 신호(ELVDD)가 흐르는 제1 전원선 및 제2 전압 신호(ELVSS)가 흐르는 제2 전원선 사이에 접속된 유기발광 소자(OLED)와, 유기발광 소자(OLED)를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 트랜지스터(ST1, ST2), 구동 트랜지스터(T1), 및 스토리지 커패시터(Cst)를 포함하는 화소 회로를 구비할 수 있다.
유기발광 소자(OLED)는 구동 트랜지스터(T1)와 접속된 애노드와, 제2 전원선과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광 소자층을 구비하여, 구동 트랜지스터(T1)로부터 공급된 전류량에 비례하는 광을 방출한다.
제1 스위칭 트랜지스터(ST1)는 일 주사선(SLj)의 주사 신호에 의해 구동되어 해당 데이터선(DLi)으로부터의 데이터 전압을 구동 트랜지스터(T1)의 주사 노드에 공급하고, 제2 스위칭 트랜지스터(ST2)는 다른 주사선(SLj+1)의 주사 신호에 의해 구동되어 센싱선(RLi)으로부터의 초기화 전압을 구동 트랜지스터(T1)의 소스 노드에 공급한다. 제2 스위칭 트랜지스터(ST2)는 센싱 모드에서 구동 트랜지스터(T1)로부터의 전류를 센싱선(RLi)으로 출력하는 경로로 이용할 수 있다.
구동 트랜지스터(T1)의 주사 노드 및 소스 노드 사이에 접속된 스토리지 커패시터(Cst)는 제1 스위칭 트랜지스터(ST1)를 통해 주사 노드로 공급된 데이터 전압과, 제2 스위칭 트랜지스터(ST2)를 통해 소스 노드로 공급된 초기화 전압의 차전압을 충전하여 구동 트랜지스터(T1)의 구동 전압으로 공급한다.
구동 트랜지스터(T1)는 제1 전원선으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압에 따라 제어함으로써 구동 전압에 비례하는 전류를 유기발광 소자(OLED)로 공급하여 유기발광 소자(OLED)를 발광시킨다.
한편, 일 실시예로, 주사 구동부(210)를 이루는 주사 구동 회로는 게이트-인-패널(Gate in Panel; GIP) 타입이며, 화소의 트랜지스터들과 함께 기판 상에 형성된 산화물 트랜지스터들로 구성될 수 있다.
주사 구동부(210)는 타이밍 제어부(240)로부터의 주사 구동제어신호에 응답하여 표시부(100)에 연결된 주사선들(SL1~SLn)을 순차 방식이나 인터레이싱(interlacing) 방식으로 개별 구동하는 쉬프트 레지스터를 구비한다. 주사 구동부(210)는 각 주사선(SL1~SLn)의 구동 기간에 주사 온 전압의 주사 펄스를 공급하여 해당 주사선을 인에이블(enable)시키고, 나머지 기간에는 주사 오프 전압을 공급하여 해당 주사선을 디스에이블(disable)시킨다. 상기 주사 구동 회로는 표시부(100)의 일측 외곽 영역 또는 양측 외곽 영역에 형성될 수 있다.
도 3은 도 1의 주사 구동부의 주사 구동 회로를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 주사 구동부는 쉬프트 레지스터부(310), 클럭 라인부(320), 전원 라인부(330), 및 차광층(LS)을 포함한다.
쉬프트 레지스터부(310)는 복수의 주사선(SL1~SLn)에 일대일로 연결된 복수의 스테이지(ST1~STn)를 포함한다. 복수의 스테이지(ST1~STn)의 각 출력 단자(OUT1~OUTn)는 일대일로 각 주사선(SL1~SLn)에 연결될 수 있다.
복수의 스테이지(ST1~STn) 각각은 이전 스테이지들 중 어느 하나로부터의 전단 출력 신호 또는 주사 개시 신호에 응답하여 인에이블(enable)되고, 다음 스테이지들 중 어느 하나로부터의 후단 출력 신호 또는 리셋 펄스에 응답하여 리셋(reset)될 수 있다. 이를 위해, 복수의 스테이지(ST1 내지 STn) 각각은 산화물 반도체층을 포함하는 복수의 산화물 트랜지스터를 포함한다. 여기서, 산화물 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등으로 이루어질 수 있다.
쉬프트 레지스터부(310)는 트랜지스터의 산화물 반도체층과 중첩하여 외부광 및 내부광을 흡수하는 차광층(LS)을 포함하여 산화물 트랜지스터의 광 열화를 방지할 수 있다. 특히, 쉬프트 레지스터부(310)의 스테이지(ST1~STn) 각각은 출력 트랜지스터와 중첩하는 차광층(LS)이 구간별 다른 전압 신호를 인가하는 연결 트랜지스터를 더 구비함으로써 차광층(LS)으로 인한 클럭 로드를 저감하고 전압 발산을 억제하여 출력 특성을 향상시킬 수 있다. 또한, 각 스테이지의 차광층(LS)을 다수의 구간 및 다수의 영역으로 나누어 서로 다른 전압을 인가하여 트랜지스터 역할에 따라 영역별로 트랜지스터 특성을 조절할 수 있다.
클럭 라인부(320)는 도 1에 도시된 타이밍 제어부(240)로부터 순차적으로 위상이 지연되는 복수의 클럭 신호(CLK1, CLK2)가 공급되는 복수의 클럭 신호 라인을 포함한다. 복수의 클럭 신호 라인은 복수의 스테이지(ST1~STn) 각각에 선택적으로 연결되어 복수의 스테이지(ST1~STn) 각각에 적어도 하나의 클럭 신호(CLK1, CLK2)를 공급한다. 본 실시예에서, 클럭 라인부(320)는 제1 클럭 신호(CLK1)가 공급되는 제1 클럭 신호 라인과 제2 클럭 신호(CLK2)가 공급되는 제2 클럭 신호 라인을 갖는 것으로 예로서 설명하지만, 실시예는 클럭 신호 라인의 개수에 제한되는 것은 아니다.
전원 라인부(330)는 각 스테이지(ST1~STn) 내 트랜지스터들의 게이트-온 전압 레벨을 갖는 고전위의 제3 전압 신호(VGH)가 공급되는 고전위의 제3 전원선(331)과 게이트-오프 전압 레벨을 갖는 저전위의 제4 전압 신호(VGL)가 공급되는 저전위의 제4 전원선(332)을 포함한다. 제3 전원선(331)과 제4 전원선(332) 각각은 복수의 스테이지(ST1~STn) 각각에 공통적으로 연결된다. 실시예에 따라, 제3 전압 신호(VGH)는 제1 전압 신호(ELVDD)와 동일한 전압 레벨을 갖고, 제4 전압 신호(VGL)는 제2 전압 신호(ELVSS)와 동일한 전압 레벨을 가질 수 있지만, 이에 제한되는 것은 아니다.
차광층(LS)은 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터와 중첩된다. 일 실시예로, 차광층(LS)은 풀-업 트랜지스터와 중첩되는 풀-업 차광막(LSu)과 풀-다운 트랜지스터와 중첩되는 풀-다운 차광막(LSd)을 포함할 수 있다. 이에 대한 설명은 후술된다. 다른 실시예에서, 풀-다운 차광막(LSd)은 생략될 수도 있다.
차광층(LS)은 복수의 트랜지스터 중 클럭 신호를 게이트 펄스로 출력하는 풀-업 트랜지스터와 중첩됨으로써 풀-업 트랜지스터의 산화물 반도체층이 광에 의해 열화되는 것을 방지한다.
차광층(LS)은 구간별 다른 전압 레벨이 유지될 수 있다. 일 예에 따른 차광층(LS)은 고전위 전원선, 저전위 전원선, 클럭선, 풀-업 트랜지스터의 소스 전극, 또는 스테이지(ST1~STn)의 출력 노드에 연결되어 해당 전압 레벨을 갖는 전압 신호를 수신할 수 있다.
몇몇 실시예에서, 복수의 스테이지(ST1~STn) 각각에 마련된 차광층(LS)은 연결선과 브릿지 전극을 통해서 하나로 연결될 수도 있다.
도 4는 도 3의 일 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다. 도 5는 도 4의 일 스테이지의 몇몇 노드에 인가되는 전압 신호의 파형을 나타내는 타이밍도이다. 도 6은 산화물 트랜지스터의 문턱 전압 가변 특성을 나타내는 문턱 전압 대비 구동 전류 그래프이다.
도 4 및 도 6을 참조하면, 주사 구동부의 일 스테이지(STi)는 스타트 신호(Vst)에 의해 제어되는 스타트 트랜지스터(TRs), 리셋 신호(Vrst)에 의해 제어되는 리셋 트랜지스터(TRr), 출력 단자(OUT)의 풀-업 트랜지스터(TRu)와 풀-다운 트랜지스터(TRd), 인버터(INV), 제1 연결 트랜지스터(TRQ) 및 제2 연결 트랜지스터(TRQb)를 포함할 수 있다.
도 4의 스테이지 구조는 개략적인 것으로, 풀-업 트랜지스터(TRu)와 풀-다운 트랜지스터(TRd), 제1 연결 트랜지스터(TRQ) 및 제2 연결 트랜지스터(TRQb)를 제외한 구성이 공지된 다양한 형태로의 스테이지로 구현될 수 있다. 예를 들어, 리셋 신호(Vrst)는 캐리 신호로 대체될 수 있고, 인버터(INV)도 공지된 다양한 회로로 구현될 수 있다.
스타트 신호(Vst)에 제어되는 스타트 트랜지스터(TRs)는 전단 출력 신호 또는 주사 개시 신호에 응답하여 전단 출력 신호 또는 주사 개시 신호를 제1 노드(Q)로 공급함으로써 제1 노드(Q)를 하이 논리로 설정한다.
제1 노드(Q)는 스타트 트랜지스터(TRs)의 소스/드레인 전극, 리셋 트랜지스터(TRr)의 소스/드레인 전극, 인버터(INV)의 입력 단자, 풀-업 트랜지스터(TRu)의 게이트 전극, 및 제1 연결 트랜지스터(TRQ)의 게이트 전극이 연결될 수 있다.
리셋 신호(Vrst)에 의해 제어되는 리셋 트랜지스터(TRr)는 후단 출력 또는 리셋 펄스에 응답하여 제4 전압 신호(VGL)를 제1 노드(Q)로 공급함으로써 제1 노드(Q)를 로우 논리로 리셋한다.
출력 노드(O)에 연결된 풀-업 트랜지스터(TRu)는 제1 노드(Q)의 하이 논리 상태에 응답하여 해당 클럭 신호(예를 들어, 제1 클럭 신호(CLK1))를 출력 노드(O)에 연결된 출력 단자(OUT)로 출력한다.
출력 노드(O)는 풀-업 트랜지스터(TRu)의 소스/드레인 전극, 풀-다운 트랜지스터(TRd)의 소스/드레인 전극이 연결될 수 있다. 출력 노드(O)는 출력 단자(OUT)를 통해 주사 신호를 출력할 수 있다.
일 실시예로, 풀-업 트랜지스터(TRu)는 더블 게이트 트랜지스터일 수 있다. 더블 게이트 트랜지스터는 두 개의 게이트 전극을 반도체층의 양측(예를 들어, 상측 및 하측)에 배치시킴으로써 형성될 수 있다. 더블 게이트 트랜지스터의 경우, 게이트 전극의 수가 증가됨으로써 구동전류의 이동도가 증가될 수 있다. 풀-업 트랜지스터(TRu)를 더블 게이트 트랜지스터로 형성하는 경우, 풀-업 트랜지스터(TRu)와 풀-다운 트랜지스터(TRd)의 이동도 차이를 보상할 수 있다.
풀-업 트랜지스터(TRu)의 일측 게이트는 제1 노드(Q)에 연결되고, 타측 게이트는 풀-업 차광막(LSu)로부터 전압 신호를 전달받을 수 있다. 실시예에 따라, 풀-업 트랜지스터(TRu)의 타측 게이트와 풀-업 차광막(LSu)은 직접 연결되거나, 절연되어 전기적으로 커플링될 수 있다.
인버터(INV)는 입력 단자가 제1 노드(Q)에 연결되고 출력 단자가 제2 노드(Qb)에 연결되며, 전원 단자가 상기 제3 전원선(331)과 상기 제4 전원선(332)에 연결되어 제3 전압 신호(VGH)와 제4 전압 신호(VGL)를 공급받을 수 있다. 인버터(INV)는 제1 노드(Q)의 제어에 응답하여, 제1 노드(Q)의 논리 상태와 상반되게 제3 전압 신호(VGH) 또는 제4 전압 신호(VGL)를 제2 노드(Qb)에 공급한다. 즉, 인버터(INV)는 제1 노드(Q)가 하이 논리일 때 제4 전압 신호(VGL)를 제2 노드(Qb)로 공급하고, 제1 노드(Q)가 로우 논리일 때 제3 전압 신호(VGH)를 제2 노드(Qb)로 공급한다.
출력 노드(O)에 연결된 풀-다운 트랜지스터(TRd)는 제1 노드(Q)와 상반된 제2 노드(Qb)의 하이 논리에 응답하여 제4 전압 신호(VGL)를 출력 노드(O)에 연결된 출력 단자(OUT)로 출력한다.
출력 단자(OUT)로 공급되는 전압 신호, 리셋 트랜지스터(TRr)에서 인가되는 전압 신호, 인버터(INV)로 공급되는 전압 신호는 제4 전압 신호(VGL)로 서로 같을 수 있다.
제1 연결 트랜지스터(TRQ)는 제1 노드(Q)의 하이 논리 상태에 응답하여 풀-업 차광막(LSu)에 제3 전압 신호(VGH)를 인가할 수 있다. 풀-업 차광막(LSu)은 풀-업 트랜지스터(TRu)의 타측 게이트 전극에 제3 전압 신호(VGH)를 전달할 수 있다.
몇몇 실시예에서, 제1 연결 트랜지스터(TRQ)는 풀-업 트랜지스터(TRu)가 하이 논리의 주사 신호를 출력하는 제1 클럭 신호(CLK1) 출력 기간에만 풀-업 차광막(LSu)에 하이 논리의 전압을 인가하고 나머지 기간은 풀-업 차광막(LSu)에 인가되는 전압을 차단할 수 있다. 제1 연결 트랜지스터(TRQ)가 풀-업 차광막(LSu)에 인가되는 전압을 차단하는 기간에서, 풀-업 차광막(LSu)은 다른 전압 신호(예를 들어, 제4 전압 신호(VGL))가 인가될 수 있다.
풀-업 차광막(LSu)에 하이 논리의 전압을 인가하는 경우, 풀-업 트랜지스터(TRu)는 게이트-싱크 혹은 드레인-싱크 구조와 유사하게 높은 구동 전류를 얻을 수 있다. 이에 따라, 풀-업 트랜지스터(TRu)의 면적을 줄일 수 있다. 또한, 줄일 수 있는 풀-업 트랜지스터(TRu)의 크기만큼 주사 구동부 내 데드 스페이스(dead space)를 줄일 수 있다.
도 6에 도시한 것과 같이, 산화물 트랜지스터가 게이트-싱크 혹은 드레인-싱크 구조와 유사하게 되는 경우, 게이트 전압(Vg) 대비 구동 전류(IDS)의 그래프(VTH-Gsync 또는 VTH-Dsync 참조)는 기준 그래프(VTH-REF) 대비 기울기가 증가하고 왼쪽으로 시프트될 수 있다. 즉, 산화물 트랜지스터가 게이트-싱크 혹은 드레인-싱크 구조와 유사하게 되는 경우, 구동 전류(Ids)의 이동도가 증가하고, 문턱 전압이 낮아질 수 있다. 또한, 구동 전류(Ids)의 크기가 증가할 수 있다.
반면, 소스-싱크 구조와 유사하게 되는 경우, 게이트 전압(Vg) 대비 구동 전류(IDS)의 그래프(VTH-Ssync)는 기준 그래프(VTH-REF) 대비, 오른쪽으로 시프트될 수 있다. 즉, 소스-싱크와 유사하게 되는 경우, 문턱 전압이 높아질 수 있다.
제2 연결 트랜지스터(TRQb)는 제2 노드(Qb)의 하이 논리 상태에 응답하여 풀-업 차광막(LSu)에 제4 전압 신호(VGL)를 인가할 수 있다. 이때, 제1 노드(Q)는 로우 논리의 전압을 가질 수 있다. 풀-업 차광막(LSu)은 풀-업 트랜지스터(TRu)의 타측 게이트 전극에 제4 전압 신호(VGL)를 전달할 수 있다.
이 경우, 더블 게이트 트랜지스터인 풀-업 트랜지스터(TRu)의 양 게이트 전극에 제4 전압 신호(VGL)가 인가됨으로 소스-싱크와 구조와 유사한 효과를 얻을 수 있다.
더블 게이트 트랜지스터의 경우, 동일 노드에 발생하는 노이즈에 의한 오동작 위험이 단일 게이트 트랜지스터 대비 증가할 수 있다. 예를 들어, 도 5에 도시한 것과 같이, 상기 노이즈는 클럭 신호에 의한 커플링 노이즈(CLK coupling)를 포함할 수 있다.
풀-업 트랜지스터(TRu)에서 제1 클럭 신호(CLK1)가 출력되는 기간에서, 산화물 트랜지스터인 풀-업 트랜지스터(TRu)를 게이트-싱크 혹은 드레인-싱크 구조와 유사하도록 구성하고, 높은 구동 전류(IDS)를 갖도록 하여, 더블 게이트 트랜지스터 구조로 인한 오동작이 가속되는 것을 보완할 수 있다.
도 7은 도 4의 풀-업 트랜지스터와 풀-업 차광막의 구조를 개략적으로 나타낸 단면도이다. 도 8은 도 7의 변형예를 나타낸 단면도이다.
도 7을 참조하면, 주사 구동부는 기판(201), 기판(201) 상에 배치되는 풀-업 차광막(LSu), 풀-업 차광막(LSu) 상에 배치되며 풀-업 차광막(LSu)과 중첩하는 풀-업 트랜지스터(TRu)가 배치될 수 있다.
기판(201)은 경성(rigid) 기판 이거나 가요성(flexible) 기판일 수 있다. 여기서, 기판(201)이 경성(rigid) 기판인 경우, 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 기판(201)이 가요성(flexible) 기판인 경우, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 기판(201)은 유리 섬유 강화 플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다. 기판(201)은 베이스 기판의 기능을 수행할 수 있다.
기판(201) 상에 버퍼층(211)이 배치될 수 있다. 버퍼층(211)은 기판(201)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 기능을 한다. 버퍼층(211)은 무기막일 수 있다. 버퍼층(211)은 단일막 또는 다층막일 수 있다.
버퍼층(211) 상에 차광층이 배치될 수 있다. 도면에는 차광층의 일 구성 요소인 풀-업 차광막(LSu)을 도시하였다.
풀-업 차광막(LSu)은 기판(201)의 외부로부터 풀-업 트랜지스터(TRu)의 산화물 반도체층(ACT) 쪽으로 입사되는 광을 차단함으로써 광에 의한 풀-업 트랜지스터(TRu)의 누설 전류와 열화를 방지하고, 이를 통해 풀-업 트랜지스터(TRu)의 출력 안정성을 향상시킨다. 이를 위해, 풀-업 차광막(LSu)은 산화물 반도체층(ACT)보다 넓은 크기(또는 면적)을 가질 수 있다.
차광층은 도전성을 갖는 불투명 금속 재질, 반도체 재질, 또는 광흡수 물질로 이루어질 수 있다. 예를 들어, 차광층은 전기 전도도 및 광흡수 계수를 갖는 유전체 물질인 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 중 어느 하나의 반도체 물질이 이용된다. 반도체를 이용할 때, 차광율이 높은 게르마늄(Ge)을 포함하는 반도체 물질을 포함함으로써 산화물 반도체층(ACT)으로 입사되는 외부 광 또는 내부 광을 차단한다.
예를 들어, 풀-업 차광막(LSu)은 비정질 실리콘(a-Si)을 포함하여 이루어질 수 있다. 일반적으로, 비정질 실리콘(a-Si)은 광흡수율이 높아 태양 광 에너지를 전기 에너지를 변환하는데 사용되는 것으로, 결정질 실리콘보다 대략 100배 정도 높은 광흡수율을 갖는다. 이와 같은, 풀-업 차광막(LSu)은 풀-업 트랜지스터(TRu)의 산화물 반도체층(ACT) 쪽으로 입사되는 광을 차단함으로써 광에 의한 풀-업 트랜지스터(TRu)의 누설 전류와 열화를 방지하고, 이를 통해 풀-업 트랜지스터(TRu)의 출력 안정성을 향상시킨다.
차광층 상에 제1 절연층(212)이 배치될 수 있다. 제1 절연층(212)은 무기막일 수 있다. 제1 절연층(212)은 단일막 또는 다층막일 수 있다.
제1 절연층(212) 상에 제1 도전층이 배치될 수 있다. 제1 도전층은 패터닝 되어 풀-업 트랜지스터(TRu)의 하부 게이트(bottom gate) 전극(GE_B)을 형성할 수 있다. 하부 게이트 전극(GE_B)은 상술한 풀-업 트랜지스터(TRu)의 타측 게이트 전극에 대응될 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
일 실시예로, 제1 절연층(212)에 컨택홀을 형성시키고, 하부 게이트 전극(GE_B)은 상기 컨택홀을 통해 차광층에 연결할 수 있다.
제1 도전층 상에 제2 절연층(213)이 배치될 수 있다. 제2 절연층(213)은 무기막일 수 있다. 제2 절연층(213)은 단일막 또는 다층막일 수 있다.
제2 절연층(213) 상에 제2 도전층이 배치될 수 있다. 제2 도전층은 패터닝 되어 풀업-트랜지스터의 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
제2 도전층 상에 반도체층이 배치될 수 있다. 반도체층은 상술한 풀-업 트랜지스터(TRu)의 산화물 반도체층(ACT)에 대응할 수 있다.
반도체층은 채널 영역(CH)과, 채널 영역(CH)의 양 측에 배치되며, 불순물이 도핑된 소스 영역(SA) 및 드레인 영역(DA)을 포함할 수 있다. 소스 영역(SA)은 상술한 풀-업 트랜지스터(TRu)의 소스 전극(SE)과 연결되고, 드레인 영역(DA)은 상술한 풀-업 트랜지스터(TRu)의 드레인 전극(DE)과 연결될 수 있다.
명확히 도시하진 않았지만, 제2 도전층과 반도체층 사이에 절연층을 더 포함할 수도 있다.
반도체층 상에 제3 절연층(214)이 배치될 수 있다. 제3 절연층(214)은 풀-업 트랜지스터(TRu)의 산화물 반도체층(ACT), 소스 전극(SE), 드레인 전극(DE)을 외부로부터 보호하는 기능을 수행할 수 있다. 제3 절연층(214)은 무기막 및/또는 유기막일 수 있다. 제3 절연층(214)은 단일막 또는 다층막일 수 있다.
제3 절연층(214) 상에 제3 도전층이 배치될 수 있다. 제3 도전층은 패터닝 되어 풀-업 트랜지스터(TRu)의 상부 게이트(top gate) 전극(GE_T)을 형성할 수 있다. 상부 게이트 전극(GE_T)은 상술한 풀-업 트랜지스터(TRu)의 일측 게이트 전극에 대응될 수 있다. 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제3 도전층은 단일막 또는 다층막일 수 있다.
도 8을 참조하면, 도 8의 실시예와 달리 풀-업 트랜지스터(TRu_1)의 하부 게이트 전극(GE_B_1)과 풀-업 차광막(LSu)은 서로 절연되도록 배치될 수 있다. 이 경우, 풀-업 트랜지스터(TRu_1)의 하부 게이트 전극(GE_B_1)과 풀-업 차광막(LSu) 사이에 커패시턴스가 형성되어, 풀-업 트랜지스터(TRu_1)의 하부 게이트 전극(GE_B_1)과 풀-업 차광막(LSu)은 전기적으로 커플링될 수 있다.
다음으로, 다른 실시예에 따른 주사 구동부에 대해 설명하기로 한다. 이하, 도 1 내지 도 7과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 9는 다른 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다. 도 10은 도 9의 일 스테이지의 몇몇 노드에 인가되는 전압 신호의 파형을 나타내는 타이밍도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 주사 구동부의 일 스테이지(STi_1)는 도 4 및 도 5의 일 스테이지(STi) 대비, 풀-다운 트랜지스터(TRd_1)가 더블 게이트 트랜지스터인 점, 풀-다운 트랜지스터(TRd_1)의 타 측 게이트가 풀-다운 차광막(LSd)으로부터 전압 신호를 전달받을 수 있는 점, 및 제1 연결 트랜지스터(TRQ)와 제2 연결 트랜지스터(TRQb) 대신 제3 연결 트랜지스터(TRQ_1)와 제4 연결 트랜지스터(TRQb_1)를 구비한 점에서 그 차이가 있다.
일 실시예로, 풀-다운 트랜지스터(TRd_1)는 더블 게이트 트랜지스터일 수 있다.
풀-다운 트랜지스터(TRd_1)의 일측 게이트는 제2 노드(Qb)에 연결되고, 타측 게이트는 풀-다운 차광막(LSd)로부터 전압 신호를 전달받을 수 있다. 풀-다운 트랜지스터(TRd_1)의 타측 게이트는 풀-다운 차광막(LSd)과 중첩할 수 있다. 실시예에 따라, 풀-다운 트랜지스터(TRd_1)의 타측 게이트와 풀-다운 차광막(LSd)은 직접 연결되거나, 절연되어 전기적으로 커플링될 수 있다.
제3 연결 트랜지스터(TRQ_1)는 제1 노드(Q)의 하이 논리 상태에 응답하여 풀-다운 차광막(LSd)에 제4 전압 신호(VGL)를 인가할 수 있다. 풀-다운 차광막(LSd)은 풀-다운 트랜지스터(TRd_1)의 타측 게이트 전극에 제4 전압 신호(VGL)를 전달할 수 있다.
몇몇 실시예에서, 제3 연결 트랜지스터(TRQ_1)는 풀-업 트랜지스터(TRu_2)가 하이 논리의 주사 신호를 출력하는 제1 클럭 신호(CLK1) 출력 기간에만 풀-다운 차광막(LSd)에 로우 논리의 전압을 인가하고 나머지 기간은 풀-다운 차광막(LSd)에 인가되는 전압을 차단할 수 있다. 제3 연결 트랜지스터(TRQ_1)가 풀-다운 차광막(LSd)에 인가되는 전압을 차단하는 기간에서, 풀-다운 차광막(LSd)은 다른 전압 신호(예를 들어, 제3 전압 신호(VGH))가 인가될 수 있다.
풀-다운 차광막(LSd)에 로우 논리의 전압을 인가하는 경우, 풀-다운 트랜지스터(TRd_1)는 소스-싱크 구조와 유사하게 문턱 전압이 변동될 수 있다.
제4 연결 트랜지스터(TRQb_1)는 제2 노드(Qb)의 로우 논리 상태에 응답하여 풀-다운 차광막(LSd)에 제3 전압 신호(VGH)를 인가할 수 있다. 풀-다운 차광막(LSd)은 풀-다운 트랜지스터(TRd_1)의 타측 게이트 전극에 제3 전압 신호(VGH)를 전달할 수 있다.
이 경우, 더블 게이트 트랜지스터인 풀-다운 트랜지스터(TRd_1)의 게이트 전극에 제3 전압 신호(VGH)가 인가됨으로 소스-싱크와 구조와 유사한 효과를 얻을 수 있다.
도 11은 또 다른 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다.
도 11을 참조하면, 본 실시예에 따른 주사 구동부의 일 스테이지(STi_2)는 도 4의 일 스테이지(STi) 대비, 제1 연결 트랜지스터(TRQ_2)가 풀-업 차광막(LSu)에 제1 클럭 신호(CLK1)를 전달하는 점에서 그 차이가 있다.
제1 연결 트랜지스터(TRQ_2)는 제1 노드(Q)의 하이 논리 상태에 응답하여 풀-업 차광막(LSu)에 제1 클럭 신호(CLK1)를 인가할 수 있다. 풀-업 차광막(LSu)은 풀-업 트랜지스터(TRu)의 타측 게이트 전극에 제1 클럭 신호(CLK1)를 전달할 수 있다.
실시예들은 제1 연결 트랜지스터(TRQ_2)가 제1 노드(Q)의 하이 논리 상태에 응답하여 게이트-온 전압 레벨을 갖는 고전위 전압 신호를 풀-업 차광막(LSu)에 인가하는 경우라면 풀-업 차광막(LSu)에 인가하는 전압 신호의 종류에 관계없이 본 발명이 적용될 수 있다.
도 12는 또 다른 실시예에 따른 주사 구동부의 일 스테이지를 나타내는 회로도이다. 도 13은 도 12의 일 스테이지의 몇몇 노드에 인가되는 전압 신호의 파형을 나타내는 타이밍도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 주사 구동부의 일 스테이지(STi_3)는 도 4 및 도 5의 일 스테이지(STi) 대비, 풀-다운 트랜지스터(TRd_1)가 더블 게이트 트랜지스터인 점, 풀-다운 차광막(LSd)과 연결되는 제3 연결 트랜지스터(TRQ_1) 및 제4 연결 트랜지스터(TRQb_1)를 더 포함하는 점에서 그 차이가 있다.
본 실시예는 실질적으로 도 4 및 도 5의 실시예와 도 9 및 도 10의 실시예를 결합한 실시예에 해당할 수 있다.
풀-업 트랜지스터(TRu)가 하이 논리의 주사 신호를 출력하는 제1 클럭 신호(CLK1) 출력 기간에만, 제1 연결 트랜지스터(TRQ)는 풀-업 차광막(LSu)에 하이 논리의 전압을 인가하고, 제3 연결 트랜지스터(TRQ_1)는 풀-다운 차광막(LSd)에 로우 논리의 전압을 인가할 수 있다. 나머지 기간에서, 제1 연결 트랜지스터(TRQ)는 풀-업 차광막(LSu)에 인가되는 전압을 차단하고, 제3 연결 트랜지스터(TRQ_1)는 풀-다운 차광막(LSd)에 인가되는 전압을 차단할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시부
210: 주사 구동부
220: 데이터 구동부
230: 센싱부
240: 타이밍 제어부
310: 쉬프트 레지스터부
320: 클럭 라인부
331: 제3 전원선
332: 제4 전원선
STi: 일 스테이지
TRu: 풀-업 트랜지스터
TRd: 풀-다운 트랜지스터
TRQ: 제1 연결 트랜지스터
TRQb: 제2 연결 트랜지스터
TRs: 스타트 트랜지스터
TRr: 리셋 트랜지스터
LSu: 풀-업 차광막
LSd: 풀-다운 차광막
INV: 인버터

Claims (20)

  1. 제1 전압 신호가 공급되는 제1 전원선;
    상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선;
    제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 주사 신호로 출력하는 풀-업 트랜지스터;
    제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터; 및
    상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막을 포함하되,
    상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 제1 전원선으로부터 제1 전압 신호가 인가되는 주사 구동부.
  2. 제1 항에 있어서,
    상기 풀-업 트랜지스터는 더블 게이트 트랜지스터인 주사 구동부.
  3. 제2 항에 있어서,
    상기 풀-업 트랜지스터의 일 측 게이트 전극은 상기 제1 노드에 연결되고, 타 측 게이트 전극은 상기 제1 차광막과 전기적으로 연결되거나 전기적으로 커플링되는 주사 구동부.
  4. 제1 항에 있어서,
    상기 제1 노드의 논리 상태에 응답하여 상기 제1 전원선으로부터 상기 제1 전압 신호를 상기 제1 차광막에 인가하는 제1 연결 트랜지스터를 더 포함하는 주사 구동부.
  5. 제4 항에 있어서,
    상기 제1 연결 트랜지스터는 상기 풀-업 트랜지스터가 상기 해당 클럭 신호를 상기 주사 신호로 출력하는 기간에만 상기 제1 전압 신호를 상기 제1 차광막에 인가하는 주사 구동부.
  6. 제4 항에 있어서,
    상기 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 제1 차광막에 인가하는 제2 연결 트랜지스터를 더 포함하는 주사 구동부.
  7. 제6 항에 있어서,
    상기 제1 차광막은 상기 풀-업 트랜지스터와 중첩하고,
    상기 풀-다운 트랜지스터와 중첩하여 배치되는 제2 차광막을 더 포함하는 주사 구동부.
  8. 제7 항에 있어서,
    상기 제1 노드의 논리 상태에 응답하여 제2 전원선으로부터 제2 전압 신호를 상기 제2 차광막에 인가하는 제3 연결 트랜지스터; 및
    상기 제2 노드의 논리 상태에 응답하여 제1 전원선으로부터 제1 전압 신호를 상기 제2 차광막에 인가하는 제4 연결 트랜지스터를 더 포함하는 주사 구동부.
  9. 제1 항에 있어서,
    입력 단자가 상기 제1 노드에 연결되고, 출력 단자가 상기 제2 노드에 연결되고, 전원 단자가 상기 제1 전원선과 상기 제2 전원선에 연결되는 인버터를 더 포함하는 주사 구동부.
  10. 제9 항에 있어서,
    상기 인버터는 상기 제1 노드의 제어에 응답하여 상기 제1 노드의 논리 상태와 상반된 논리 상태를 제2 노드로 공급하는 주사 구동부.
  11. 제1 항에 있어서,
    전단 출력 또는 스타트 펄스에 응답하여 상기 전단 출력 또는 상기 스타트 펄스를 상기 제1 노드로 공급하는 스타트 트랜지스터를 더 포함하는 주사 구동부.
  12. 제1 항에 있어서,
    후단 출력 또는 리셋 펄스에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 제1 노드로 공급하는 리셋 트랜지스터를 더 포함하는 주사 구동부.
  13. 제1 항에 있어서,
    상기 풀-다운 트랜지스터는 더블 게이트 트랜지스터이고,
    상기 풀-다운 트랜지스터의 일 측 게이트 전극은 상기 제2 노드에 연결되고, 타 측 게이트 전극은 상기 제1 차광막과 연결되거나 전기적으로 커플링되는 주사 구동부.
  14. 제1 항에 있어서,
    상기 풀-업 트랜지스터는 산화물 트랜지스터인 주사 구동부.
  15. 제14 항에 있어서,
    상기 제1 차광막은 상기 풀-업 트랜지스터의 산화물 반도체층과 중첩하는 주사 구동부.
  16. 제1 항에 있어서,
    상기 제1 차광막은 제1 구간 동안 상기 제1 전압 신호가 유지되고, 제2 구간 동안 상기 제2 전압 신호가 유지되는 주사 구동부.
  17. 제16 항에 있어서,
    상기 풀-업 트랜지스터가 상기 해당 클럭 신호를 상기 주사 신호로 출력하는 기간은 상기 제1 구간에 포함되는 주사 구동부.
  18. 제1 항에 있어서,
    상기 제1 차광막은 상기 풀-업 트랜지스터와 중첩하고,
    상기 풀-업 트랜지스터는,
    상기 제1 차광막 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 소스 전극과 드레인 전극;
    상기 소스 전극과 드레인 전극 상에 배치되는 산화물 반도체층;
    상기 산화물 반도체층 상에 배치되는 제2 게이트 전극을 포함하되,
    상기 제1 게이트 전극은 상기 제1 차광막으로부터 전압 신호를 전달받는 주사 구동부.
  19. 제1 전압 신호가 공급되는 제1 전원선;
    상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선;
    제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 주사 신호로 출력하는 풀-업 트랜지스터;
    제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터;
    입력 단자가 상기 제1 노드에 연결되고, 출력 단자가 상기 제2 노드에 연결되고, 전원 단자가 상기 제1 전원선과 상기 제2 전원선에 연결되는 인버터; 및
    상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막을 포함하되,
    상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 해당 클럭 신호가 인가되는 주사 구동부.
  20. 외부로부터 입력된 신호들에 기초하여 주사 구동제어신호, 데이터 구동제어신호를 생성하는 타이밍 제어부;
    상기 주사 구동제어신호에 대응하여 주사선으로 주사 신호를 출력하는 주사 구동부;
    상기 데이터 구동제어신호에 대응하여 데이터선으로 데이터 신호를 출력하는 데이터 구동부; 및
    상기 주사선 및 상기 데이터선과 접속되는 화소를 포함하는 표시부를 포함하되,
    상기 주사 구동부는,
    제1 전압 신호가 공급되는 제1 전원선;
    상기 제1 전압 신호 보다 낮은 전압 레벨의 제2 전압 신호가 공급되는 제2 전원선;
    제1 노드의 논리 상태에 응답하여 다수의 클럭 신호 중 해당 클럭 신호를 상기 주사 신호로 출력하는 풀-업 트랜지스터;
    제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 주사 신호로 출력하는 풀-다운 트랜지스터;
    상기 풀-업 트랜지스터 또는 상기 풀-다운 트랜지스터와 중첩하여 배치되는 제1 차광막;
    상기 제1 노드의 논리 상태에 응답하여 상기 제1 전원선으로부터 상기 제1 전압 신호를 상기 제1 차광막에 인가하는 제1 연결 트랜지스터; 및
    상기 제2 노드의 논리 상태에 응답하여 상기 제2 전원선으로부터 상기 제2 전압 신호를 상기 제1 차광막에 인가하는 제2 연결 트랜지스터를 포함하고,
    상기 제1 차광막은 상기 제2 전원선으로부터 상기 제2 전압 신호 및 상기 제1 전원선으로부터 제1 전압 신호가 다른 시간에 인가되고,
    상기 풀-업 트랜지스터가 상기 해당 클럭 신호를 상기 주사 신호로 출력하는 기간은 상기 제1 차광막에 상기 제1 전압 신호가 인가되는 기간에 포함되는 표시장치.
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