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Die
Erfindung betrifft einen Halbleiterspeicherbaustein nach dem Oberbegriff
des Anspruchs 1 und ein Verfahren zum Treiben eines Halbleiterspeicherbausteins.
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Halbleitergrafikspeicherbausteine,
die in Flüssigkristallanzeigebaugruppen
(LCD-Baugruppen), wie STN-Dünnfilmtransistor-Flüssigkristallanzeigebaugruppen
(super twisted nematic thin film transistor LCD), die eine integrierte
LCD-Treiberschaltung (LDI) anwenden, benutzt werden, sind vom Dualporttyp,
der über
einen Port einen Lese- oder Schreibvorgang durchführen kann
und einen Lesevorgang über
einen anderen Port durchführen
kann. Diese Halbleitergrafikspeicherbausteine werden in einen 6T-Typ,
einen 7T-Typ und einen 8T-Typ basierend auf der Anzahl von MOSFETs
klassifiziert, die in jeder Bitzelle enthalten sind. Da der 6T-Typ weniger
Transistoren als der 7T-Typ oder der 8T-Typ hat, hat er den Vorteil,
dass er mit einer kleineren Chipgrößer umgesetzt werden kann.
Wegen dem Größenvorteil
wird der Halbleiterspeicherbaustein vom 6T-Typ in Farb-LDI-Produkten
benutzt, die eine hohe Dichte benötigen.
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Dieser
Halbleiterspeicherbaustein vom 6T-Typ führt einen Schreibvorgang, einen
Lesevorgang und einen Scan-, d.h. Abtastvorgang aus. Der Schreibvorgang
wird unter Benutzung von Doppelend-Bitleitungen ausgeführt, bei
denen zwei Bitleitungen zum Schreiben von Daten getrieben werden.
Der Lesevorgang wird unter Benutzung von Doppelend-Bitleitungen ausgeführt, bei
denen zwei Bitleitungen gleichzeitig getrieben werden, um gespeicherte
Daten in einer Zelle unter Benutzung eines Abtastverstärkers (SA)
mit einer Zwischenspeicherstruktur zu lesen. Alternativ kann der
Lesevorgang mit Einzelend-Bitleitungen ausgeführt werden, bei denen eine
einzelne Bitleitung getrieben wird, um in einer Zelle gespeicherte
Daten unter Benutzung eines Abtastverstärkers mit einer Einfachinverterstruktur
zu lesen. Der Abtastvorgang umfasst das gleichzeitige Lesen von
Daten, die in Bitzellen gespeichert sind, die gemeinsam von einer
einzelnen Wortleitung ausgewählt
werden. Im Allgemeinen wird dieser Abtastvorgang unter Benutzung
von Einzelend-Bitleitungen
ausgeführt
und die Abtastverstärker
haben eine Einfachinverterstruktur. Die japanische Patentanmeldung 1999-21712
beschreibt einen solchen Halbleiterspeicherbaustein vom 6T-Typ.
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1 zeigt eine typische Bitzellenstruktur 100 eines
Halbleitergrafikspeicherbaustein vom 6T-Typ aus dem Stand der Technik.
Die Zellenstruktur 100 benutzt eine erste Bitleitung BL
nur zum Schreiben von Daten mit einem Wert „0", der einen logisch niedrigen Pegel
repräsentiert,
und eine zweite Bitleitung BLB, um Daten mit einem Wert „1" zu schreiben, zu
lesen und abzutasten, der einen logisch hohen Pegel repräsentiert.
Es ist bekannt, dass jeder der Inverter INV1 und INV2 jeweils zwei
MOSFETs umfasst.
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Durch
die Eigenschaften des Halbleitergrafikspeicherbaustein vom 6T-Typ können Einzelend-Bitleitungen
nicht für
Schreibvorgänge
benutzt werden. Deshalb werden Doppelend-Bitleitungen für Schreibvorgänge benutzt.
Bei Lesevorgängen
können
Doppelend-Bitleitungen oder Einfachend-Bitleitungen benutzt werden, normalerweise
werden jedoch Einzelend-Bitleitungen benutzt, um die Chipgröße und den
Zeitbedarf zu reduzieren, der zum Testen erforderlich ist, ohne
die Geschwindigkeit bei einem Lesevorgang signifikant zu verschlechtern.
Analog werden die Einzelend-Bitleitungen und Abtastverstärker mit
Einzelinverterstruktur bei einem Abtastvorgang benutzt.
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Für den Abtastvorgang
der Zellenstruktur 100 vom 6T-Typ werden der MOSFET M2, der für den Abtastvorgang
erforderlich ist, und der MOSFET M1, der für einen Schreibvorgang erforderlich
ist, gleichzeitig leitend geschaltet, wenn eine Wortleitung WL aktiviert
ist. Daraus resultiert ein unerwünschter
Energieverbrauch über
die erste Bitleitung BL. Aus dem gleichen Grund resultiert bei einem
Lesevorgang ebenfalls ein unerwünschter
Energieverbrauch.
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2 zeigt eine weitere typische
Bitzellenstruktur 200 aus dem Stand der Technik. Die Bitzellenstruktur 200 ist
darauf ausgelegt, die Lastkapazität einer Schreibbitleitung bei
einem Lese- oder Abtastvorgang zu reduzieren. Ebenso ist die Bitzellenstruktur 200 darauf
ausgelegt, den von der Bitzellenstruktur 100 aus 1 bekannten unerwünschten
Energieverbrauch zu reduzieren. In der Bitzellenstruktur 200 wird
während
eines Lese- oder Abtastvorgangs eine Nur-Schreib-Wortleitung WL1
nicht aktiviert, sondern es wird eine Nur-Lese/Abtast-Wortleitung
WL2 aktiviert. Dadurch wird der unerwünschte Energieverbrauch während Lese-
bzw. Abtastvorgängen
reduziert.
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Zur
Realisierung der Bitzellenstruktur 200 wird jedoch eine
zusätzliche
Wortleitung im Vergleich zur Bitzellenstruktur 100 benötigt, wodurch
die Chipgröße ansteigt. Überdies
wird bei der Benutzung einer Struktur mit geteilter Wortleitung
(DWL), um den Energiebedarf bei einem Schreibvorgang zu reduzieren,
ein anderer Wortleitungstreiber als bei der Bitzellenstruktur 100 benötigt, um
die Nur-Schreib-Wortleitung WL1 und die Nur-Lese/Abtast-Wortleitung
WL2 für
die Bitzellenstruktur 200 zu treiben. Im Hinblick auf den
Designentwurf sind außerdem
Gatebereiche der MOSFETs M1 und M2 der Bitzellenstruktur 100 elektrisch
und physikalisch mit der gleichen Wortleitung WL aus Polysilizium
verbunden und daher sind die MOSFETs M1 und M2 symmetrisch zueinander.
Die Gatebereiche der MOSFETs M1 und M2 der Bitzellenstruktur 200 werden
hingegen von verschiedenen Wortleitungen aus Metall getrieben, d.h.
eine für
die Nur-Schreib-Wortleitung WL1 und eine separate für die Nur-Lese/Abtast-Wortleitung
WL2. Daraus resultiert, dass die MOSFETs M1 und M2 der Struktur
aus 2 nicht symmetrisch
zueinander sind, was die Ausbeute beeinträchtigen kann.
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Es
ist Aufgabe der Erfindung, einen Halbleiterspeicherbaustein der
eingangs genannten Art mit einem reduzierten Energieverbrauch zur
Verfügung
zu stellen sowie ein zugehöriges
Verfahren zum Treiben eines Halbleiterspeicherbausteins anzugeben.
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Die
Erfindung löst
diese Aufgabe durch einen Halbleiterspeicherbaustein mit den Merkmalen
des Patentanspruchs 1 und durch ein Verfahren zum Treiben eines
Halbleiterspeicherbausteins mit den Merkmalen des Patentanspruchs
13.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
her kömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1 ein Schaltbild einer herkömmlichen
Bitzellenstruktur eines Halbleitergrafikspeicherbausteins vom 6T-Typ,
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2 ein Schaltbild einer herkömmlichen
Bitzellenstruktur zur Reduzierung der Lastkapazität einer Nur-Schreib-Bitleitung
bei einem Lese- oder Abtastvorgang,
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3 ein Schaltbild einer erfindungsgemäßen Halbleiterspeicherbausteinstruktur
und
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4 ein Schaltbild einer anderen
erfindungsgemäßen Halbleiterspeicherbausteinstruktur.
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3 zeigt im Schaltbild eine
Struktur eines erfindungsgemäßen Halbleiterspeicherbausteins 300. Der
Halbleiterspeicherbaustein 300 umfasst einen ersten Bitzellenfeldblock 310,
einen zweiten Bitzellenfeldblock 320, eine Blockteilungslogik 330,
einen Schreibbitleitungsteiler 340, eine Lese-/Schreibtreiber 350 und einen
Abtasttreiber 360. Hier wird angenommen, dass eine Bitzellenfeldstruktur 128 Wortleitungen
WL0,..., WL127 und 128 Bitleitungen umfasst. Es ist jedoch auch
eine andere Anzahl von Wortleitungen und/oder Bitleitungen möglich, ohne
die technische Lehre der Erfindung zu verlassen.
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Der
erste Bitzellenfeldblock 310 umfasst Bitzellen, die durch
Kreuzungen einer Mehrzahl von ersten Bitleitungen und einer Mehrzahl
von ersten Wortleitungen WL0,..., WL63 definiert sind. Die Mehrzahl
von ersten Bitleitungen umfasst erste Signalleitungen BL0,..., BL127
und zweite Signalleitungen BLB0,..., BLB127, die als Paare BL0 & BLB0,..., BL127 & BLB127 angeordnet
sind. Der erste Bitzellenfeldblock 310 empfängt und speichert
Daten während
eines Schreibvorgangs. Während
eines Lese- oder Abtastvorgangs werden Bitzellendaten aus dem ersten
Bitzellenfeldblock 310 gelesen und ausgegeben. Hierbei
sind die Bitzellen vom 6T-Typ und korrespondieren z.B. im Wesentlichen
mit der Zellstruktur 100 aus 1.
Die ersten Signalleitungen BL0,..., BL127 sind Nur-Schreib-Bitleitungen
und werden nur zum Schreiben von Daten mit einem logisch niedrigen
Wert „0" in die Bitzellen
verwendet. Die zweiten Signalleitungen BLB0,..., BLB127 werden während des
Schreibvorgangs zum Schreiben von Daten mit einem hohen logischen
Wert „1" in die Bitzellen
und während
des Lesevorgangs und des Abtastvorgangs benutzt.
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Der
zweite Bitzellenfeldblock 320 umfasst Bitzellen, die durch
Kreuzungen einer Mehrzahl von zweiten Bitleitungen und einer Mehrzahl
von zweiten Wortleitungen WL64,..., WL127 definiert sind. Die Mehrzahl
von zweiten Bitleitungen umfasst dritte Signalleitungen BL0',..., BL127' und die zweiten
Signalleitungen BLB0,..., BLB127, die als Paare BL0' & BLB0,..., BL127' & BLB127
angeordnet sind. Die dritten Signalleitungen BL0',..., BL127' können
selektiv mit den ersten Signalleitungen BL0,..., BL127 durch den
Schreibbitleitungstreiber 340 verbunden werden. Der zweite
Bitzellenfeldblock 320 empfängt und speichert Daten während eines
Schreibvorgangs. Während
eines Lese- oder Abtastvorgangs werden Bitzellendaten aus dem zweiten
Bitzellenfeldblock 320 gelesen und ausgegeben. Hierbei
sind die Bitzellen vom 6T-Typ und korrespondieren im Wesentlichen
mit der Zellstruktur 100 aus 1.
Die dritten Signalleitungen BL0',...,
BL127' sind Nur-Schreib-Bitleitungen
und werden nur zum Schreiben von Daten mit einem logisch niedrigen
Wert „0" in die Bitzellen
verwendet. Die zweiten Signalleitungen BLB0,..., BLB127 werden während des
Schreibvorgangs zum Schreiben von Daten mit einem hohen logischen
Wert „1" in die Bitzellen
und während
des Lesevorgangs und des Abtastvorgangs benutzt.
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Ein
Schreibvorgang wird unter Benutzung von Doppelend-Bitleitungen ausgeführt. Insbesondere
umfasst der Schreibvorgang folgende Schritte: Laden eines Datenwerts „0" auf die ersten Signalleitungen
BL0,..., BL127 und auf die dritten Signalleitungen, die mit den
ersten Signalleitungen BL0,..., BL127 verbunden sind, um den Datenwert „0" in die Bitzellen
zu schreiben, und Laden eines Datenwerts „1" auf die zweiten Signalleitungen BLB0,...,
BLB127 zum Schreiben des Datenwerts „1" in die Bitzellen. Hierbei werden Eingabedaten empfangen
und verarbeitet, d.h. Schreibdaten WD entsprechend den zugehörigen Bitleitungen,
und das Ausgeben von Schreibdaten WD wird von bekannten Eingabe-
und Ausgabeschaltungen IOC durchgeführt, die in einem Lese-/Schreibtreiber 350 angeordnet
sind und die mit den Bitleitungen korrespondieren.
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Ein
Lesevorgang wird unter Benutzung von Einzelend-Bitleitungen ausgeführt. Der
Lesevorgang umfasst Lesen von Bitzellendaten über die zweiten Signalleitungen
BLB0,..., BLB127. Während
des Lesevorgangs tastet der Lese-/Schreibtreiber 350 die
Bitzellendaten ab, verstärkt
sie und gibt die Bitzellendaten unter Benutzung eines integrierten
Inverters aus und korrespondiert mit den Bitleitungen. Die Ausgabedaten,
d.h. Lesedaten RD, die jeweils mit den Bitleitungen korrespondieren,
werden nach außen
ausgegeben, z.B. über einen
DQ-Anschluss.
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Ein
Abtastvorgang wird unter Benutzung von Einzelend-Bitleitungen ausgeführt. Der
Abtastvorgang umfasst das Ausgeben von Bitzellendaten, die von allen
Bitzellen einer ausgewählten
Wortleitung ausgelesen wurden, an die zweiten Signalleitungen BLB0,...,
BLB127. Während
des Abtastvorgangs tastet der Abtasttreiber 360 die Bitzellendaten
ab, verstärkt
sie und gibt die Bitzellendaten unter Benutzung eines integrierten
Inverters aus und korrespondiert mit den Bitleitungen. Die Ausgabedaten,
d.h. Lesedaten SRD, werden nach außen ausgegeben, z.B. über einen
DQ-Anschluss.
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Bei
einem Schreibvorgang, einem Lesevorgang oder einem Abtastvorgang
wird eine Wortleitung allgemein durch einen X-Decoder ausgewählt und
eine Bitleitung wird durch einen Y-Decoder ausgewählt. Wird eine
Wortleitung von einem X-Decoder ausgewählt, dann wird ein Zustand
induziert, in dem Daten in korrespondierende Bitzellen geschrieben
oder aus diesen gelesen werden können.
In diesem Zustand werden die korrespondierenden Bitleitungen vom
Y-Decoder ausgewählt
und daraus resultiert das Laden von Schreibdaten auf die ausgewählten Bitleitungen
oder das Abtasten, Verstärken
und Ausgeben von Daten, die aus den ausgewählten Bitzellen gelesen werden.
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Die
Blockteilungslogik 330 erzeugt Blockteilungssteuersignale
NANDOUT und INVOUT, die während eines
Schreibvorgangs oder eines Bitleitungsvorladevorgangs aktiviert
sind und während
anderer Vorgänge deaktiviert
sind, und gibt diese aus. Hierbei wird unter dem Vorladen der Bitleitungen
verstanden, dass die Bitleitungen vor einem Schreibvorgang, einem
Lesevorgang oder einem Abtastvorgang mit einer Versorgungsspannung
VDD aufgeladen werden, die einen logisch hohen Pegel repräsentiert,
oder mit einer Versorgungsspannung VSS aufgeladen werden, die einen
niedrigen logischen Pegel repräsentiert.
Die Vorladespannung kann entsprechend dem Designprozess auf andere
Spannungswerte gesetzt werden, beispielsweise auf VDD/2 anstatt
auf VDD.
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Die
Blockteilungslogik 330 umfasst eine Schaltung, die eine
NAND-Logik repräsentiert,
und eine Schaltung, die eine Inverterlogik INV repräsentiert.
Die NAND-Logik empfängt
ein Vorladesignal PRE, das während
eines Vorladevorgangs aktiviert ist, und ein Schreibfreigabesignal
WEN, das bei einem Schreibvorgang aktiviert ist, führt eine
NAND-Verknüpfung mit
dem Vorladesignal PRE und dem Schreibfreigabesig nal WEN aus und
gibt dann ein erstes von zwei Blockteilungssteuersignalen aus, nämlich das
Signal NANDOUT.
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Die
Inverterlogik INV empfängt
das erste Blockteilungssteuersignal NANDOUT, invertiert dessen logischen
Zustand und gibt ein zweites der beiden Blockteilungssteuersignale
aus, nämlich
das Signal INVOUT.
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Der
Schreibbitleitungsteiler 340 unterbricht oder verbindet
selektiv die ersten Signalleitungen und die dritten Signalleitungen
in Reaktion auf die Blockteilungssteuersignale NANDOUT und INVOUT.
Im Detail umfasst der Schreibbitleitungsteiler 340 Transistorpaare
jeweils aus einem NMOSFET, z.B. Ni, und einem PMOSFET, z.B. Pi,
die zwischen den ersten Signalleitungen BL0,..., BL127 und den dritten
Signalleitungen BL0',..., BL127' angeordnet sind.
So verbindet z.B. das Transistorpaar N0 & P0 selektiv die erste Signalleitung
BL0 mit der dritten Signalleitung BL0'. Hierbei empfangen NMOSFETs N0,...,
N127 das erste Blockteilungssteuersignal NANDOUT über ihre
Gateanschlüsse.
Ebenso empfangen PMOSFETs P0,..., P127 das zweite Blockteilungssteuersignal
INVOUT über
ihre Gateanschlüsse.
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Anders
ausgedrückt,
korrespondierende Instanzen der ersten und dritten Signalleitungen
können
als korrespondierende Segmente aufgefasst werden. Solche korrespondierenden
Segmente repräsentieren
selektiv verbindbare, segmentierte Signalteilnehmer.
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Während des
Schreibvorgangs lädt
der Schreibbitleitungsteiler
340 die Bitleitungen vor,
verbindet aber nicht die ersten Signalleitungen mit den dritten
Signalleitungen, sondern hält
sie getrennt. Während
des Lesevorgangs oder des Abtastvorgangs verbindet der Schreibbitleitungsteiler
340 die
ersten Signalleitungen und die dritten Signalleitungen miteinander.
Demzufolge ist die Lastkapazität
der Nur-Schreib-Bitleitung, die mit einer ersten Leitung und einer
mit dieser selektiv verbindbaren dritten Leitung korrespondiert,
während
eines Lese- oder Abtastvorgangs reduziert, der die Einzelend-Bitleitungen
benutzt, wodurch eine Abnahme des Energieverbrauchs für den Lese-
oder Abtastvorgang resultiert. Ein solcher Zusammenhang ist in der
nachfolgenden Tabelle 1 dargestellt, in der ein aktiver Zustand
einen niedrigen Pegel „0" anzeigt und ein
nicht aktiver Zustand einen hohen Pegel „1" anzeigt. Tabelle
1
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4 zeigt im Schaltbild die
Struktur eines weiteren erfindungsgemäßen Halbleiterspeicherbausteins 400.
Der Halbleiterspeicherbaustein 400 umfasst wenigstens drei
Bitzellenfeldblöcke,
beispielsweise einen ersten Bitzellenfeldblock 410, einen
zweiten Bitzellenfeldblock 420 und einen dritten Bitzellenfeldblock 430, wenigstens
zwei Schreibbitleitungsteiler, beispielsweise einen ersten Schreibbitleitungsteiler 450 und
einen zweiten Schreibbitleitungsteiler 460, und eine Blockteilungslogik 440.
Zusätzlich
können
weitere Bitzellenfeldblöcke
je nach Benutzung des Halbleiterspeicherbausteins 400 hinzugefügt werden.
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Die
Konfiguration des ersten Bitzellenfeldblocks 410, des zweiten
Bitzellenfeldblocks 420 und des dritten Bitzellenfeldblocks 430 kann
gleich sein wie die des ersten oder zweiten Bitzellenfeldblocks 310, 320 aus 3. Ebenso kann die Konfiguration
der Blockteilungslogik 440 gleich derjenigen der Blockteilungslogik 330 von 3 sein. Die Konfiguration
des ersten Schreibbitleitungsteilers 450 und des zweiten
Schreibbitleitungsteilers 460 kann gleich sein wie die
des Schreibbitleitungsteilers 350 aus 3. Der Halbleiterspeicherbaustein 400 umfasst
außerdem
einen Lese-/Schreibtreiber 470 und einen Abtasttreiber 480,
deren Konfiguration gleich wie die des Lese-/Schreibtreibers 350 und
des Abtasttreibers 360 aus 3 sein
kann.
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Die
Blockteilungslogik 440 lädt die Bitleitungen vor oder
erzeugt die Blockteilungssteuersignale NANDOUT und INVOUT, die während eines
Schreibvorgangs aktiviert sind und während anderer Vorgänge deaktiviert
sind, und gibt diese aus. Der erste Schreibbitleitungsteiler 450 unterbricht
oder verbindet selektiv die Nur-Schreib-Bitleitungen des ersten
Bitzellenfeldblocks 410 und die Nur-Schreib-Bitleitungen
des zweiten Bitzellenfeldblocks 420 in Reaktion auf die
Blockteilungssteuersignale NANDOUT und INVOUT. Ebenso trennt oder
verbindet der zweite Schreib-Bitleitungsteiler 460 in Reaktion
auf die Blockteilungssteuersignale NANDOUT und INVOUT selektiv die
Nur-Schreib-Bitleitungen des zweiten Bitzellenfeldblocks 420 und
die Nur-Schreib-Bitleitungen des dritten Bitzellenfeldblocks 430.
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Die
Nur-Schreib-Bitleitungen des ersten Bitzellenfeldblocks 410 korrespondieren
mit den ersten Signalleitungen BL0,..., BL127 aus 3 und die Nur-Schreib-Bitleitungen des
zweiten Bitzellenfeldblocks 420 korrespondieren mit den
dritten Signalleitungen BL0',...,
BL127' aus 3, die selektiv durch den
Schreibbitleitungstreiber 340 miteinander verbunden werden.
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Der
dritte Bitzellenfeldblock 430 umfasst Bitzellen, die durch
Kreuzungen einer Mehrzahl von dritten Bitleitungen und einer Mehrzahl
von dritten Wortleitungen WL0,..., WL63 definiert sind. Die Mehrzahl
von dritten Bitleitungen umfasst vierte Signalleitungen BL0",..., BL127" und zweite Signalleitungen
BLB0,..., BLB127, die als Paare BL0" & BLB0,
..., BL127" & BLB127 angeordnet
sind. Die vierten Signalleitungen BL0",..., BL127" können
selektiv mit den dritten Signalleitungen BL0', ..., BL127' durch den zweiten Schreibbitleitungstreiber 460 verbunden
werden. Der dritte Bitzellenfeldblock 430 empfängt und
speichert Daten während
eines Schreibvorgangs unter Benutzung von Doppelend-Bitleitungen in den
Bitzellen. Während
eines Lese- oder Abtastvorgangs werden Bitzellendaten durch den
dritten Bitzellenfeldblock 430 unter Benutzung von Einzelend-Bitleitungen
gelesen und ausgegeben.
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Der
Lese-/Schreibtreiber 470 empfängt und verarbeitet Eingabedaten
während
eines Schreibvorgangs und gibt die Schreibdaten aus. Während eines
Lesevorgangs tastet der Lese-/Schreibtreiber 470 die Bitzellendaten
ab, verstärkt
sie und gibt sie aus. Der Abtasttreiber 480 tastet während eines
Abtastvorgangs die Bitzellendaten ab, verstärkt sie und gibt sie aus.
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Wie
bereits ausgeführt,
umfasst der erfindungsgemäße Halbleiterspeicherbaustein
eine Blockteilungslogik 330 bzw. 440, welche Blockteilungssteuersignale
NANDOUT und INVOUT erzeugt und ausgibt, die während des Schreibvorgangs und
während
des Bitleitungsvorladevorgangs aktiviert und während anderer Vorgänge deaktiviert
sind. Ein solcher Baustein umfasst des weiteren einen Schreibbitleitungsteiler 340, 450 bzw. 460,
der die Nur-Schreib-Bitleitungen von mehreren Bitzellenfeldblöcken in
Reaktion auf die Blockteilungssteuersignale NANDOUT und INVOUT voneinander
trennt oder miteinander verbindet. Deshalb kann während Lese-
oder Abtastvorgängen,
die Einzelend-Bitleitungen benutzen, die Lastkapazität der Nur-Schreib-Bitleitungen
reduziert werden. In der Praxis kann der Energieverbrauch eines
solchen Bausteins um bis zu 20% reduziert werden, verglichen mit
einem entsprechenden herkömmlichen
Halbleiterspeicherbaustein.
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Ebenfalls
kann mit ansteigender Anzahl von Bitzellenfeldblöcken eine größere Energieeinsparung
erreicht werden. Ebenso nimmt die Chipgröße wegen des vergleichsweise
einfacheren Layouts nicht so stark zu und/oder die Betriebsgeschwindigkeit
nimmt nicht so stark ab wie bei einem herkömmlichen Halbleiterspeicherbaustein.
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Wie
oben ausgeführt,
kann der erfindungsgemäße Halbleiterspeicherbaustein
die Lastkapazität
der Nur-Schreib-Bitleitungen bei Lese- und Abtastvorgängen durch
Nutzung der Einzelend-Bitleitungen reduzieren, wodurch der Energieverbrauch
bei Lese- und Abtastvorgängen
reduziert werden kann, sowie eine relativ geringe Chipgröße und eine
relativ hohe Produktionsausbeute zur Verfügung stellen.
