CN112232501B - 一种存内计算装置 - Google Patents
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Abstract
本发明涉及一种存内计算装置。该装置包括：输入模块、输出模块、三个6Tsram存储模块、第一传输管、第二传输管以及第三传输管；所述输入模块分别与所述第一传输管的源极、所述第二传输管的源极以及第三传输管的源极连接，一个所述6Tsram存储模块的存储节点与所述第一传输管的栅极连接，一个所述6Tsram存储模块的存储节点与所述第二传输管的栅极连接，一个所述6Tsram存储模块的存储节点与所述第三传输管的栅极连接，所述输出模块分别与所述第一传输管的漏极、所述第二传输管的漏极以及所述第三传输管的漏极连接；所述第一传输管、所述第二传输管以及所述第三传输管的沟道宽度比为4：2：1。本发明提高了电流计算的精度。
Description
技术领域
本发明涉及电路技术领域，特别是涉及一种存内计算装置。
背景技术
卷积神经网络（Convolutional Neural Networks，CNNs）在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了CNNs硬件的能量效率和加速的速度。因此考虑将一部分的计算放在存储阵列中进行。
现阶段中常见的单元电路大多需要8管甚至更多来实现1bit*1bit的计算，相对来说面积更大，复杂度也更高。且为了适应硬件电路，一部分的存算方案将权重值和输入值都简化为了1bit的数，这会对识别的精度产生一定的影响。
发明内容
本发明的目的是提供一种存内计算装置，提高电流计算的精度。
为实现上述目的，本发明提供了如下方案：
一种存内计算装置，包括：输入模块、输出模块、三个6Tsram存储模块、第一传输管、第二传输管以及第三传输管；
所述输入模块分别与所述第一传输管的源极、所述第二传输管的源极以及第三传输管的源极连接，一个所述6Tsram存储模块的存储节点与所述第一传输管的栅极连接，一个所述6Tsram存储模块的存储节点与所述第二传输管的栅极连接，一个所述6Tsram存储模块的存储节点与所述第三传输管的栅极连接，所述输出模块分别与所述第一传输管的漏极、所述第二传输管的漏极以及所述第三传输管的漏极连接；所述第一传输管、所述第二传输管以及所述第三传输管的沟道宽度比为4：2：1。
可选的，所述6Tsram存储模块，包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、WL线、BL线以及BLB线；
所述第三MOS管、所述第四MOS管、所述第五MOS管以及所述第六MOS管构成两个交叉耦合的反相器；
所述BL线与所述第一MOS管的源极连接，所述第一MOS管的漏极与所述反相器的一端连接，所述反相器的另一端与所述第二MOS管的漏极连接，所述第二MOS管的源极与所述BLB线连接，所述WL线分别与所述第一MOS管的栅极和所述第二MOS管的栅极连接。
可选的，所述存储节点位于所述第一MOS管的漏极与所述反相器的一端之前的连接线上。
可选的，所述输出模块包括：输出线OL。
可选的，所述输出模块还包括：D/A转换器；
所述D/A转换器设置在所述输出线OL上。
可选的，所述第一传输管的沟道宽度为4*W；所述第二传输管的沟道宽度为2*W；所述第三传输管的沟道宽度为1W，W为一个宽度值，宽度值随着工艺库的改变而变化。
可选的，所述6Tsram存储模块存储权重值。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种存内计算装置，通过三个6Tsram存储模块分别与第一传输管、第二传输管以及第三传输管相连接构成三个类似的7管结构。通三个类似的7管结构过来表示权重的3bit，从而实现3bit权重和1bit输入相乘的运算。三个7管结构中的传输管的宽度分别为一倍，两倍，四倍的关系，从而使具有线性关系的电流也变为一倍，两倍，四倍，实现了3bit数的表示以及运算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种存内计算装置结构示意图；
图2为本发明所提供的一个6Tsram存储模块的内部结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种存内计算装置，提高电流计算的精度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种存内计算装置结构示意图，如图1所示，本发明所提供的一种存内计算装置，包括：输入模块6、输出模块5、三个6Tsram存储模块1、第一传输管2、第二传输管3以及第三传输管4。
所述输入模块6分别与所述第一传输管2的源极、所述第二传输管3的源极以及第三传输管4的源极连接，一个所述6Tsram存储模块1的存储节点与所述第一传输管2的栅极连接，一个所述6Tsram存储模块1的存储节点与所述第二传输管3的栅极连接，一个所述6Tsram存储模块1的存储节点与所述第三传输管4的栅极连接，所述输出模块5分别与所述第一传输管2的漏极、所述第二传输管3的漏极以及所述第三传输管4的漏极连接；所述第一传输管2、所述第二传输管3以及所述第三传输管4的沟道宽度比为4：2：1。
如图2所示，所述6Tsram存储模块1，包括第一MOS管T1、第二MOS管T2、第三MOS管T3、第四MOS管T4、第五MOS管T5、第六MOS管T6、WL线、BL线以及BLB线。其中，第一传输管2、第二传输管3以及第三传输管4为图2中的T7位置，in为输入。
并如图1所示，与所述第一传输管2连接的6Tsram存储模块1中的BL线以及BLB线分别为BL[0]和BLB[0]；与所述第二传输管3连接的6Tsram存储模块1中的BL线以及BLB线分别为BL[1]和BLB[1]；与所述第三传输管4连接的6Tsram存储模块1中的BL线以及BLB线分别为BL[2]和BLB[2]。
所述第三MOS管T3、所述第四MOS管T4、所述第五MOS管T5以及所述第六MOS管T6构成两个交叉耦合的反相器。
所述BL线与所述第一MOS管T1的源极连接，所述第一MOS管T1的漏极与所述反相器的一端连接，所述反相器的另一端与所述第二MOS管T2的漏极连接，所述第二MOS管T2的源极与所述BLB线连接，所述WL线分别与所述第一MOS管T1的栅极和所述第二MOS管T2的栅极连接。
所述存储节点位于所述第一MOS管T1的漏极与所述反相器的一端之前的连接线上。
所述输出模块5包括：输出线OL。
所述输出模块5还包括：D/A转换器7；
所述D/A转换器设置在所述输出线OL上。
所述第一传输管2的沟道宽度为4*W；所述第二传输管3的沟道宽度为2*W；所述第三传输管4的沟道宽度为1W，所述第三传输管的沟道宽度为1W，W为一个宽度值，宽度值随着工艺库的改变而变化，所述第一传输管2、所述第二传输管3以及所述第三传输管4的沟道宽度比值为4:2:1。所述第一传输管2、所述第二传输管3以及所述第三传输管4工作在饱和区，这样通过电流就分别为4*I，2*I，I（第一传输管2为MOS管，MOS管的宽度与其在饱和区时通过的电流存在线性关系）最后乘积的结果为三个电流累积在输出线OL上的结果。
所述6Tsram存储模块1存储权重值。
输入为同一个输入信号，为1bit输入分别与3bit的权重相乘并将电流叠加。通过电流的变化实现计算。
通过该装置实现了3bit权重与1bit输入的乘法。而其中每一bit的运算都仅用了7个MOS管，面积上相对较小。
结果通过在输出线OL上面进行电流的累积，相对于电压累积和对电容充放电的累加方式，该方式的运算速度更快。
通过三个传输管的宽度不同，三个电流累加实现了3bit*1bit的乘法。使得在计算中的精度得到了进一步的提升。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种存内计算装置，其特征在于，包括：输入模块、输出模块、三个6Tsram存储模块、第一传输管、第二传输管以及第三传输管；
所述输入模块分别与所述第一传输管的源极、所述第二传输管的源极以及第三传输管的源极连接，一个所述6Tsram存储模块的存储节点与所述第一传输管的栅极连接，一个所述6Tsram存储模块的存储节点与所述第二传输管的栅极连接，一个所述6Tsram存储模块的存储节点与所述第三传输管的栅极连接，所述输出模块分别与所述第一传输管的漏极、所述第二传输管的漏极以及所述第三传输管的漏极连接；所述第一传输管、所述第二传输管以及所述第三传输管的沟道宽度比为4：2：1；通过三个传输管的宽度不同，三个电流累加实现了3bit*1bit的乘法。
2.根据权利要求1所述的一种存内计算装置，其特征在于，所述6Tsram存储模块，包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、WL线、BL线以及BLB线；
所述第三MOS管、所述第四MOS管、所述第五MOS管以及所述第六MOS管构成两个交叉耦合的反相器；
所述BL线与所述第一MOS管的源极连接，所述第一MOS管的漏极与所述反相器的一端连接，所述反相器的另一端与所述第二MOS管的漏极连接，所述第二MOS管的源极与所述BLB线连接，所述WL线分别与所述第一MOS管的栅极和所述第二MOS管的栅极连接。
3.根据权利要求2所述的一种存内计算装置，其特征在于，所述存储节点位于所述第一MOS管的漏极与所述反相器的一端之前的连接线上。
4.根据权利要求1所述的一种存内计算装置，其特征在于，所述输出模块包括：输出线OL。
5.根据权利要求4所述的一种存内计算装置，其特征在于，所述输出模块还包括：D/A转换器；
所述D/A转换器设置在所述输出线OL上。
6.根据权利要求1所述的一种存内计算装置，其特征在于，所述第一传输管的沟道宽度为4*W；所述第二传输管的沟道宽度为2*W；所述第三传输管的沟道宽度为1W，W为一个宽度值，宽度值随着工艺库的改变而变化。
7.根据权利要求1所述的一种存内计算装置，其特征在于，所述6Tsram存储模块存储权重值。
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