CN112214197A - Sram全加器及多比特sram全加器 - Google Patents

Abstract

本发明公开了一种SRAM全加器及多比特SRAM全加器，所述SRAM全加器包括数据写入电路、灵敏放大器和逻辑运算电路；所述数据写入电路用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；所述灵敏放大器用于根据所述电压数据生成电平信号；所述逻辑运算电路用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号。本申请基于SRAM实现数据的存储和基本的布尔运算，配合一定的逻辑电路，实现全加器的功能，不需要额外的参考电路，且对存储器的读写操作通路分开，提高了稳定性和可靠性。

Description

SRAM全加器及多比特SRAM全加器

技术领域

本发明属于存储器计算领域，特别涉及一种SRAM全加器及多比特SRAM全加器。

背景技术

在传统的冯诺依曼计算机体系结构中，处理计算单元和存储单元是分开的，两者之间的数据交换通过数据总线进行。随着近年来人工智能、大数据等应用的兴起，大量数据在处理计算单元和存储单元之间的交换带来了巨大的能耗并成为了性能提升的主要瓶颈，这种现象被称之为内存墙，而存内计算成为目前解决存储墙问题的关键技术之一。

存内计算，是将存储器和数据处理单元结合起来以减少甚至消除计算机中存储器和数据处理单元之间的高频数据传输，如今有很多种存储器件被广泛的研究用于发展大规模、高性能、低功耗的存内计算设计，其中，全加器是计算机中央处理器的核心部件之一，大量的运算都可以被分解为全加运算来执行，Shubham Jain等人提出了一种基于MRAM(磁性随机存储器)的全加器单元(US 10073733 B1)，其存在以下缺点：基于MRAM的全加器单元需要复杂的参考电流产生电路，而参考电流的精度很大程度上会影响设计余量，且MRAM的读写通路一致，在进行计算时，选择线上可能会产生较大电流，对存储的数据会产生干扰，甚至重置存储的数据，另外，MRAM目前的工艺可靠性较低。

发明内容

本发明要解决的技术问题是为了克服现有技术中基于MRAM的存内全加器的计算受额外参考电路的影响较大且稳定性、可靠性较低的缺陷，提供一种SRAM全加器及多比特SRAM全加器。

本发明是通过下述技术方案来解决上述技术问题：

一种SRAM全加器，所述SRAM(静态随机存储器)全加器包括数据写入电路、灵敏放大器和逻辑运算电路；

所述数据写入电路用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；

所述灵敏放大器用于根据所述电压数据生成电平信号；

所述逻辑运算电路用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号。

较佳地，所述数据写入电路包括两组数据写入模块，每组数据写入模块包括依次连接的3个存储单元；

第一存储单元用于写入所述逻辑数；

第二存储单元用于写入所述第一操作数；

第三存储单元用于写入所述第二操作数。

较佳地，第一组数据写入模块的第一存储单元用于输入逻辑数1，第二组数据写入模块的第一存储单元用于输入逻辑数0。

较佳地，每组数据写入模块对应连接一个所述灵敏放大器，所述灵敏放大器包括第一输出端和第二输出端，所述逻辑运算电路包括第一输入端和第二输入端；

与第一组数据写入模块对应的灵敏放大器的第二输出端与所述逻辑运算电路的第一输入端连接，与第二组数据写入模块对应的灵敏放大器的第一输出端与所述逻辑运算电路的第二输入端连接。

较佳地，所述数据写入模块包括第一输出端和第二输出端，所述灵敏放大器包括第一输入端和第二输入端；

所述数据写入模块的第一输出端与所述灵敏放大器的第一输入端连接，所述数据写入模块的第二输出端与所述灵敏放大器的第二输入端连接；

所述数据写入模块的第一输出端用于输出第一电压数据，所述数据写入模块的第二输出端用于输出第二电压数据；

在所述第一电压数据小于所述第二电压数据时，所述灵敏放大器的第一输出端输出低电平信号，所述灵敏放大器的第二输出端输出高电平信号；

在所述第一电压数据大于所述第二电压数据时，所述灵敏放大器的第一输出端输出高电平信号，所述灵敏放大器的第二输出端输出低电平信号。

较佳地，当所述逻辑数、所述第一操作数和所述第二操作数中至少两个0时，所述第一电压数据小于所述第二电压数据；

当所述逻辑数、所述第一操作数和所述第二操作数中至少两个为1时，所述第一电压数据大于所述第二电压数据。

较佳地，所述逻辑运算电路包括第一或非门、第二或非门、第三或非门、第四与门和第五或门；

与第一组数据写入模块对应的灵敏放大器的第二输出端与所述第一或非门的第一输入端连接，与第二组数据写入模块对应的灵敏放大器的第一输出端分别与所述第一或非门的第二输入端和所述第五或门的第二输入端连接；

所述第一或非门的输出端分别与所述第二或非门的第一输入端和所述第四与门的第一输入端连接，所述第二或非门的输出端与所述第三或非门的第一输入端连接，所述第四与门的输出端分别与所述第三或非门的第二输入端和所述第五或门的第一输入端连接；

所述第二或非门的第二输入端和所述第四与门的第二输入端用于接入一低位进位数信号，所述第三或非门的输出端用于输出所述和信号，所述第五或门的输出端用于输出一高位进位数信号。

较佳地，所述存储单元包括6管数据存储电路、第一读端口和第二读端口；

所述第一读端口用于读取存储于所述6管数据存储电路内的目标数据，所述第二读端口用于读取与所述目标数据对应的互补数据。

较佳地，所述存储单元包括读位线和读字线；

所述读位线充电至高电位，所述读字线置1。

一种多比特SRAM全加器，所述多比特SRAM全加器包括多个如上所述的SRAM全加器；

相邻低位SRAM全加器的高位进位数输出端与相邻高位SRAM全加器的低位进位数输入端连接。

本发明的积极进步效果在于：本申请利用SRAM存储数据的互补性特点，搭建10TSRAM，可以通过两个读端口同时读取存储在SRAM cell里面的互补数据；再利用三个10TSRAM实现对两比特数据的存储和基本的布尔运算，配合一定的逻辑电路，实现全加器的功能。本发明不需要额外的参考电路，且对存储器的读写操作通路分开，提高了稳定性和可靠性。

附图说明

图1为本发明实施例1的SRAM全加器的电路示意图。

图2为本发明实施例1的SRAM全加器中存储单元的电路示意图。

图3为本发明实施例2的SRAM全加器的电路示意图。

图4为本发明实施例3的多比特SRAM全加器的电路示意图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

实施例1

一种SRAM全加器，如图1所示，所述SRAM全加器包括数据写入电路1、灵敏放大器2和逻辑运算电路3；

所述数据写入电路1用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；

具体的，参见图1，所述数据写入电路1包括两组数据写入模块11，每组数据写入模块11包括依次连接的3个存储单元：第一存储单元、第二存储单元和第三存储单元；

第一存储单元用于写入所述逻辑数，第二存储单元用于写入所述第一操作数，第三存储单元用于写入所述第二操作数。本实施例中，第一组数据写入模块11的第一存储单元用于输入逻辑数1，第二组数据写入模块11的第一存储单元用于输入逻辑数0，所述存储单元包括读位线和读字线；所述读位线充电至高电位，所述读字线置1。

所述灵敏放大器2用于根据所述电压数据生成电平信号；

具体的，所述数据写入模块11包括第一输出端和第二输出端，所述灵敏放大器2包括第一输入端和第二输入端；所述数据写入模块11的第一输出端与所述灵敏放大器2的第一输入端连接，所述数据写入模块11的第二输出端与所述灵敏放大器2的第二输入端连接；

由于所述数据写入电路1包括两组数据写入模块11，每组数据写入模块11对应连接一个所述灵敏放大器2，所述逻辑运算电路3包括第一输入端和第二输入端；与第一组数据写入模块11对应的灵敏放大器2的第二输出端与所述逻辑运算电路3的第一输入端连接，与第二组数据写入模块11对应的灵敏放大器2的第一输出端与所述逻辑运算电路3的第二输入端连接。

所述数据写入模块11的第一输出端用于输出第一电压数据，所述数据写入模块11的第二输出端用于输出第二电压数据；

在所述第一电压数据小于所述第二电压数据时，所述灵敏放大器2的第一输出端输出低电平信号，所述灵敏放大器2的第二输出端输出高电平信号；其中，当所述逻辑数、所述第一操作数和所述第二操作数中至少两个0时，所述第一电压数据小于所述第二电压数据；

在所述第一电压数据大于所述第二电压数据时，所述灵敏放大器2的第一输出端输出高电平信号，所述灵敏放大器2的第二输出端输出低电平信号；其中，当所述逻辑数、所述第一操作数和所述第二操作数中至少两个为1时，所述第一电压数据大于所述第二电压数据。

所述逻辑运算电路3用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号，由Sum口输出。

本实施例中，通过以下具体方式实现全加器的功能：

在CELL_OR中写入“1”，在CELL_AND中写入“0”，将一个加数A写入CELL_00和CELL_10，另一个加数B写入CELL_01和CELL_11，然后将RBL0、RBLB0、RBL1、RBLB1进行预充电，之后将RWL_SET，RWL_0，RWL_1置1。其中，RBL\RBLB为读位线，RWL为读字线。

此时RBL、RBLB会被CELL_OR和CELL_AND的读端口下拉，下拉的速度由被写入的逻辑决定，当且仅当CELL_00、CELL_01都被写入“0”时，RBL的下拉速度大于RBLB的下拉速度，此时灵敏放大器的输出端O1输出“0”，OB1输出“1”，O1实现“或”的功能，OB1实现“或非”的功能；当且仅当CELL_10、CELL_11都被写入“1”时，RBLB的下拉速度大于RBL的下拉速度，此时灵敏放大器的输出端O2输出“1”，OB2输出“0”，O2实现“与”的功能，OB2实现“与非”的功能。再基于逻辑电路实现基本逻辑运算，组成基本全加器单元，其满足的真值表如表1所示。

表1 真值表

C<sub>n-1</sub>	A	B	Sum	C<sub>n</sub>
					0	0	0	0	0
0	0	1	1	0
					0	1	0	1	0
0	1	1	0	1
					1	0	0	1	0
1	0	1	0	1
					1	1	0	0	1
1	1	1	1	1

本实施例中，如图2所示，所述存储单元包括6管数据存储电路41、第一读端口42和第二读端口43；

所述第一读端口42用于读取存储于所述6管数据存储电路41内的目标数据，所述第二读端口43用于读取与所述目标数据对应的互补数据。

具体的，存储单元通过以下方式实现数据的存储和读取：

6个MOS管：ML0、ML1、MPG0、MPG1、MPD0、MPD1构成基本的SRAM 6T单元，负责数据的存储。4个MOS管：MR0、MR1和MR2、MR3分别组成两个读端口。当端口N1＝1且N0＝0，表示存1；N1＝0且N0＝1，表示存0。WWL为写字线(Write Word Line)，WBL和WBLB为写位线(Write BitLine)，通过操纵WWL和WBL/WBLB可以改写6T单元中存储的数据。当读取SRAM数据时，先将读位线RBL(Read Bit Line)、RBLB(Read Bit Line Bar)充电到高电位；然后RWL置1，读取管MR1、MR3开启，若SRAM6T单元存储的数据是1，读取管MR0关闭，MR2开启，RBL维持高电位，RBLB将被MR2和MR3放电；若SRAM 6T单元存储的数据是0，读取管MR0开启，MR2关闭，RBL将被MR0和MR1放电，RBLB维持高电平。外部电路通过判断RBL、RBLB电位的高低确定SRAM中数据的状态。

本实施例中，利用SRAM存储数据的互补性特点，搭建10T SRAM，可以通过两个读端口同时读取存储在SRAM cell里面的互补数据；再利用三个10T SRAM实现对两比特数据的存储和基本的布尔运算，配合一定的逻辑电路，实现全加器的功能，本实施例不需要额外的参考电路，且对存储器的读写操作通路分开，提高了稳定性和可靠性。

实施例2

本实施例的SRAM全加器是在实施例1的基础上进一步改进，如图3所示，所述逻辑运算电路3包括第一或非门、第二或非门、第三或非门、第四与门和第五或门；

与第一组数据写入模块11对应的灵敏放大器2的第二输出端与所述第一或非门的第一输入端连接，与第二组数据写入模块11对应的灵敏放大器2的第一输出端分别与所述第一或非门的第二输入端和所述第五或门的第二输入端连接；

所述第一或非门I1的输出端分别与所述第二或非门I2的第一输入端和所述第四与门I4的第一输入端连接，所述第二或非门I2的输出端与所述第三或非门I3的第一输入端连接，所述第四与门I4的输出端分别与所述第三或非门I3的第二输入端和所述第五或门I5的第一输入端连接；

所述第二或非门I2的第二输入端和所述第四与门I4的第二输入端用于接入一低位进位数信号Cn-1，所述第三或非门I3的输出端用于输出所述和信号，所述第五或门I5的输出端用于输出一高位进位数信号Cn。

本实施例中，通过上述基本逻辑单元实现基本逻辑运算，以组成基本全加器单元，其可以由其他形式的电路替换，只要替换电路能完成相同功能即可。

实施例3

一种多比特SRAM全加器，如图4所示，所述多比特SRAM全加器包括多个如实施例1或2所述的SRAM全加器(Full_Adder)；

相邻低位SRAM全加器的高位进位数输出端与相邻高位SRAM全加器的低位进位数输入端连接。

具体的，所有基本全加器单元的RWL_SET，RWL_0，RWL_1分别连接在一起，最低位的基本全加器单元(Adder[0])的输入端低位进位数Cn-1作为n比特全加器单元的低位进位数输入端Cn-1。最高位的基本全加器单元(Adder[n-1])的输出端向高位进位数Cn作为n比特全加器单元的向高位进位数输出端Cn。相邻低位全加器单元的输出端Cn连接到相邻高位全加器单元的输入端Cn-1。每个基本全加器单元的本位和S组成n比特全加器单元的本位和输出Sn。进行全加运算时，先将“0”或“1”分别写入每个基本全加器单元的CELL_AND和CELL_OR中，然后将一个多位加数An按照从低位到高位的顺序写入每个基本全加器单元的CELL_00和CELL_01，将另一个多位加数Bn按照从低位到高位的顺序写入每个基本全加器单元的CELL_10和CELL_11。此后，将每个基本全加器单元的RBL和RBLB进行预充电，同时将RWL_SET，RWL_0，RWL_1置1，此时每个基本全加器单元会进行全加运算，并输出结果，此n比特全加器单元的输入Cn-1、An、Bn、Sn、Cn满足全加器的功能。本实施例中，利用SRAM阵列的特点，实现多比特全加器功能。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种SRAM全加器，其特征在于，所述SRAM全加器包括数据写入电路、灵敏放大器和逻辑运算电路；

所述数据写入电路用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；

所述灵敏放大器用于根据所述电压数据生成电平信号；

所述逻辑运算电路用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号。

2.如权利要求1所述的SRAM全加器，其特征在于，所述数据写入电路包括两组数据写入模块，每组数据写入模块包括依次连接的3个存储单元；

第一存储单元用于写入所述逻辑数；

第二存储单元用于写入所述第一操作数；

第三存储单元用于写入所述第二操作数。

3.如权利要求2所述的SRAM全加器，其特征在于，第一组数据写入模块的第一存储单元用于输入逻辑数1，第二组数据写入模块的第一存储单元用于输入逻辑数0。

4.如权利要求2所述的SRAM全加器，其特征在于，每组数据写入模块对应连接一个所述灵敏放大器，所述灵敏放大器包括第一输出端和第二输出端，所述逻辑运算电路包括第一输入端和第二输入端；

与第一组数据写入模块对应的灵敏放大器的第二输出端与所述逻辑运算电路的第一输入端连接，与第二组数据写入模块对应的灵敏放大器的第一输出端与所述逻辑运算电路的第二输入端连接。

5.如权利要求4所述的SRAM全加器，其特征在于，所述数据写入模块包括第一输出端和第二输出端，所述灵敏放大器包括第一输入端和第二输入端；

所述数据写入模块的第一输出端与所述灵敏放大器的第一输入端连接，所述数据写入模块的第二输出端与所述灵敏放大器的第二输入端连接；

所述数据写入模块的第一输出端用于输出第一电压数据，所述数据写入模块的第二输出端用于输出第二电压数据；

在所述第一电压数据小于所述第二电压数据时，所述灵敏放大器的第一输出端输出低电平信号，所述灵敏放大器的第二输出端输出高电平信号；

在所述第一电压数据大于所述第二电压数据时，所述灵敏放大器的第一输出端输出高电平信号，所述灵敏放大器的第二输出端输出低电平信号。

6.如权利要求5所述的SRAM全加器，其特征在于，当所述逻辑数、所述第一操作数和所述第二操作数中至少两个为0时，所述第一电压数据小于所述第二电压数据；

当所述逻辑数、所述第一操作数和所述第二操作数中至少两个为1时，所述第一电压数据大于所述第二电压数据。

7.如权利要求4所述的SRAM全加器，其特征在于，所述逻辑运算电路包括第一或非门、第二或非门、第三或非门、第四与门和第五或门；

与第一组数据写入模块对应的灵敏放大器的第二输出端与所述第一或非门的第一输入端连接，与第二组数据写入模块对应的灵敏放大器的第一输出端分别与所述第一或非门的第二输入端和所述第五或门的第二输入端连接；

所述第一或非门的输出端分别与所述第二或非门的第一输入端和所述第四与门的第一输入端连接，所述第二或非门的输出端与所述第三或非门的第一输入端连接，所述第四与门的输出端分别与所述第三或非门的第二输入端和所述第五或门的第一输入端连接；

所述第二或非门的第二输入端和所述第四与门的第二输入端用于接入一低位进位数信号，所述第三或非门的输出端用于输出所述和信号，所述第五或门的输出端用于输出一高位进位数信号。

8.如权利要求2所述的SRAM全加器，其特征在于，所述存储单元包括6管数据存储电路、第一读端口和第二读端口；

所述第一读端口用于读取存储于所述6管数据存储电路内的目标数据，所述第二读端口用于读取与所述目标数据对应的互补数据。

9.如权利要求2所述的SRAM全加器，其特征在于，所述存储单元包括读位线和读字线；

所述读位线充电至高电位，所述读字线置1。

10.一种多比特SRAM全加器，其特征在于，所述多比特SRAM全加器包括多个如权利要求1-9中任意一项所述的SRAM全加器；

相邻低位SRAM全加器的高位进位数输出端与相邻高位SRAM全加器的低位进位数输入端连接。

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