CN116504290A - Sram及片上系统 - Google Patents

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Abstract

本发明提供一种SRAM及片上系统，该SRAM在6T SRAM存储单元的两个存取晶体管上分别并联了一个额外的存取晶体管，可以增大读噪声容限SNMR，SRAM的保持噪声容限SNMH、写噪声容限SNMW和读噪声容限SNMR相对更加平衡，因此提高了SRAM的读写能力，且不会增加工艺复杂度。本发明的片上系统，由于采用了本发明的SRAM，性能得以提高。

Description

SRAM及片上系统
技术领域
本发明涉及存储器技术领域，特别涉及一种SRAM及片上系统。
背景技术
SRAM(Static Random-Access Memory，静态随机存取存储器)是一种只要在供电条件下便能够存储数据的存储器件，具有存储容量小、运算速度快、运行效率高等特点，是大多数高性能片上集成系统(System on Chip，SoC)的一个关键组件。
目前SRAM的主流设计是6T SRAM结构，该SRAM的基本存储单元称为一个bit，只能存储一个信号0或者1，这样一个bit由6个晶体管(Transistor)构成，请参考图1，具体分为2个PMOS管PU1、PU2，4个NMOS管PD1、PD2、PG1、PG2。其中，NMOS管PG1、PG2也称为传输门晶体管(pass gate transistor)或者存取晶体管(access transistor)，其功能是实现
—位线(bitline)BL和BL的接入，以实现读写功能。PMOS管PU1、PU2也称为上拉晶体管(pull up transistor)或负载晶体管(load transistor)，其功能是实现相应节点的高电位(也就是1的状态)，NMOS管PD1、PD2也称为下拉晶体管(pull down transistor)或驱动晶体管(drive transistor)，其功能是实现相应节点的低电位(也就是0的状态)，PU1和PD1形成一个反相器，PU2和PD2形成另一个反相器，两个反相器形成互锁结构，来实现数据的保存。这样一个bit中的两个节点(SNL和SNR)高低电位互换，就能实现0和1两种状态的存储。
然而现有的6T SRAM读写能力存在瓶颈，难以满足更好性能的片上系统等需求。
发明内容
本发明的目的在于提供一种SRAM及片上系统，具有较高的读写能力。
为实现上述目的，本发明提供一种SRAM，所述SRAM具有存储阵列，且所述存储阵列中的基本存储单元包括：
第一至第二负载晶体管和第一至第二驱动晶体管，第一负载晶体管的漏极、第一驱动晶体管的漏极、第二负载晶体管的栅极和第二驱动晶体管的栅极均耦接到第一节点，第一负载晶体管的栅极、第一驱动晶体管的栅极、第二负载晶体管的漏极及第二驱动晶体管的漏极均耦接到第二节点，第一负载晶体管的源极和第二负载晶体管的源极均耦接第一电源，第一驱动晶体管的源极和第二驱动晶体管的源极均耦接第二电源；
第一至第四存取晶体管，第一存取晶体管的栅极和第二存取晶体管的栅极均耦接第一字线，第三存取晶体管的栅极和第四存取晶体管的栅极耦接第二字线，第一存取晶体管的源极和第三存取晶体管的源极均耦接第一位线，第一存取晶体管的漏极和第三存取晶体管的漏极均耦接第一节点，第二存取晶体管的源极和第四存取晶体管的源极均耦接第二位线，第二存取晶体管的漏极和第四存取晶体管的漏极均耦接第二节点。
可选地，当所述第三存取晶体管的沟道长度与所述第一存取晶体管的沟道长度相同时，所述第三存取晶体管的沟道宽度是所述第一存取晶体管的沟道宽度的1/3～1/2。
可选地，当所述第四存取晶体管的沟道长度与所述第二存取晶体管的沟道长度相同时，所述第四存取晶体管的沟道宽度是所述第二存取晶体管的沟道宽度的1/3～1/2。
可选地，对所述最小存储单元进行读操作时，所述第一字线和所述第二字线均为高电平；对所述最小存储单元进行写操作时，所述第一字线为高电平，所述第二字线为低电平。
可选地，第一至第四存取晶体管、第一驱动晶体管和第二驱动晶体管均为NMOS管，所述第一负载晶体管和所述第二负载晶体管均为PMOS管。
可选地，所述第一电源为系统供电电源，所述第二电源为地。
可选地，所述SRAM还包括述SRAM还包括控制电路以及分别耦接所述存储阵列和所述控制电路的行地址译码器、列地址译码器和灵敏放大器。
基于同一发明构思，本发明还提供一种片上系统，其包括如本发明所述的SRAM。
与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
1、仅在现有的6T SRAM存储单元的基础上增加一组存取晶体管，不会增加工艺复杂度；
2.在现有的6T SRAM存储单元的存取晶体管上并联了额外的存取晶体管，因此可以使得β＝IPD/IPG//PGa，相当于增强了现有的6T SRAM存储单元中的驱动晶体管PD的驱动能力，增大读噪声容限SNMR，SRAM的SNMH、SNMW和SNMR相对更加平衡，因此提高了SRAM的读写能力。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是一种典型的6T SRAM的基本存储单元的电路结构示意图。
图2是对图1所示的6T SRAM基本存储单元进行静态噪声容限(SNM)的曲线示意图。
图3是本发明一实施例的SRAM的系统架构示意图。
图4是本发明一实施例的SRAM的基本存储单元的电路结构示意图。
图5是图1和图4所示的SRAM的基本存储单元进行读写时相应信号线上的电平情况示意图。
图6是图1和图4所示的SRAM的待机电流Istb、读噪声容限SNMR和写噪声容限SNMW的对比表。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。
请参考图1和图2，用于考量典型的6T SRAM存储单元性能的关键电性比例(cellratio)参数包括：α＝IPU/IPD，β＝IPD/IPG，γ＝IPG/IPU。其中，IPU为PMOS管PU1或PU2的电流，IPD为NMOS管PD1或PD2的电流，IPG为NMOS管PG1或PG2的电流，α是描述写操作难易程度或者写稳定性的参数，β是描述读稳定性的参数，γ是描述数据保持稳定性的参数，即α与写稳定性裕度(又称为写噪声容限)SNMW有关，β与读稳定性裕度(又称为读噪声容限)SNMR有关，γ与数据保持稳定性裕度(又称为保持噪声容限)SNMH有关，读噪声容限SNMR、写噪声容限SNMW和保持噪声容限SNMH是SRAM存储单元在数据丢失或破坏之前可以忍受的最大噪声。
图2所示为典型的6T SRAM存储单元进行静态噪声容限(SNM)分析的曲线图。从图2中可以看出，在现有的6T SRAM读写过程中，读噪声容限SNMR最弱(weak)，因此其往往成为限制6T SRAM读写能力提高的瓶颈。
而且限于6T SRAM存储单元的α、β、γ等比例之间的相互影响及内部晶体管尺寸，现有技术单纯通过离子注入(IMP)等手段调整6T SRAM基本存储单元，也很难平衡SNMR、SNMW和SNMH以达到足够的读写能力。
基于此，本发明提供一种SRAM，其在现有的典型6T SRAM基本存储单元的结构基础上，通过增加一组存取晶体管PG，相当于增强了6T SRAM基本存储单元中的驱动晶体管PD的驱动能力，由此改善6T SRAM读写能力。
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
具体地，请参考图3和图4，本发明一实施例提供一种SRAM，该SRAM具有存储阵列10、控制电路11以及分别耦接所述存储阵列10和所述控制电路11的行地址译码器12、列地址译码器13和灵敏放大器14。其中，存储阵列10具有若干基本存储单元，这些基本存储单元按行和列排列起来形成该存储阵列，同一行基本存储单元连接到同一条第一字线WL上，同一列基本存储单元连接到同一条第一位线BL上。行地址译码器12、列地址译码器13和灵敏放大器14受控于控制电路11的时序逻辑控制，以从存储阵列10中选中相应的基本存储单元进行读操作或写操作。其中，行地址译码器12向相应的第一字线WL和第二字线RWL上输送相应的信号，以从存储阵列10中选中一行，列地址译码器12向相应的第一位线BL和第二位线BLB上输送相应的信号，从存储阵列10中选中一列，这样通过行地址译码器12和列译码器13的共同作用来从存储阵列中选出相应的基本存储单元进行读操作或写操作。灵敏放大器14用于在读操作时对选中的基本存储单元中的数据内容进行检测和判断。
应当理解的是，本实施例的SRAM的系统架构中还可以包括本领域中其他任意合适的电路，在此不再详述。
请重点参考图4，本实施例的SRAM的存储阵列中的基本存储单元包括6个NMOS晶体管和2个PMOS晶体管。6个NMOS晶体管分别为第一存取晶体管PG1、第二存取晶体管PG2、第三存取晶体管PG1a、第四存取晶体管PG2a、第一驱动晶体管PD1和第二驱动晶体管PD2，2个PMOS晶体管分别为第一负载晶体管PU1和第二负载晶体管PU2。
其中，第一存取晶体管PG1、第二存取晶体管PG2、第一驱动晶体管PD1和第二驱动晶体管PD2以及第一负载晶体管PU1和第二负载晶体管PU2共同构成典型的6T SRAM的基本存储单元结构。第三存取晶体管PG1a并联到第一存取晶体管PG1上，第四存取晶体管PG2a并联到第二存取晶体管PG2上。
具体地，第一负载晶体管PU1的漏极、第一驱动晶体管PD1的漏极、第二负载晶体管PU2的栅极和第二驱动晶体管PD2的栅极、第一存取晶体管PG1的漏极和第三存取晶体管PG1a的漏极均耦接第一节点n1。第二负载晶体管PU2的漏极、第二驱动晶体管PD2的漏极、第一负载晶体管PU1的栅极和第一驱动晶体管PD1的栅极、第二存取晶体管PG2的漏极和第四存取晶体管PG2a的漏极均耦接第二节点n2。第一负载晶体管PU1和第一驱动晶体管PD1构成一个反相器，第二负载晶体管PU2和第二驱动晶体管PD2构成另一个反相器，一个反相器的输入端连接另一个反相器的输出端，且输出端连接另一个反相器的输入端，由此两个反相器形成互锁结构。
第一负载晶体管PU1的源极和第二负载晶体管PU2的源极均耦接第一电源Vdd，第一驱动晶体管PD1的源极和第二驱动晶体管PD2的源极均耦接第二电源Vss。第一电源Vdd可以是SRAM的系统供电电源，第二电源Vss可以是地GND。
第一存取晶体管PG1的栅极和第二存取晶体管PG2的栅极均耦接第一字线WL，该第一字线WL是典型的6T SRAM的字线，第三存取晶体管PG1a的栅极和第四存取晶体管PG2a的栅极耦接第二字线RWL，该第二字线RWL在读操作中被置为高电平(或者说接入有效信号)。
第一存取晶体管PG1的源极和第三存取晶体管PG1a的源极均耦接第一位线BL，第二存取晶体管PG2的源极和第四存取晶体管PG2a的源极均耦接第二位线BLB。
请结合图4和图5，本实施例中，当需要对SRAM中被选中的基本存储单元进行读(Read)操作时，该基本存储单元所连接的第一位线BL、第二位线BLB、第一字线WL和第二字线RWL均被置“1”(又可称为高电平或者接入有效信号)；当需要对SRAM中被选中的基本存储单元进行写(Write)操作时，该基本存储单元所连接的第二位线BLB和第一字线WL均被置“1”(又可称为高电平或者接入有效信号)，第一位线BL和第二字线RWL均被置“0”(又可称为低电平或者接入无效信号)；
应当理解的是，第三存取晶体管PG1a的尺寸和第四存取晶体管PG2a可以是任意合适的，只要能够在与相应的存取晶体管并联后起到增大读噪声容限SNMR的作用即可。另外，第一存取晶体管PG1、第二存取晶体管PG2、第三存取晶体管PG1a和第四存取晶体管PG2a可以在SRAM制造过程中同步形成，不会增加工艺复杂度。
优选地，第一存取晶体管PG1和第二存取晶体管PG2的尺寸相同，第三存取晶体管PG1a和第四存取晶体管PG2a的尺寸相同。
作为一种示例，当第三存取晶体管PG1a的沟道长度LPGa与第一存取晶体管PG1的沟道长度LPG相同时，第三存取晶体管PG1a的沟道宽度WPGa是第一存取晶体管PG1的沟道宽度WPG的1/3～1/2。
作为另一种示例，当第四存取晶体管PG2a的沟道长度LPGa与第二存取晶体管PG2的沟道长度LPG相同时，第四存取晶体管PG2a的沟道宽度WPGa是第二存取晶体管PG2的沟道宽度WPG的1/3～1/2。
本实施例的SRAM的基本存储单元的关键电性参数中，参数α＝IPU/IPD，β＝IPD/I(PG//PGa)，γ＝IPG/IPU，其中，IPU为第一负载晶体管PU1或第二负载晶体管PU2的电流，IPD为第一驱动晶体管PD1或第二驱动晶体管PD2的电流，IPG为第一存取晶体管PG1或第二存取晶体管PG2的电流，I(PG//PGa)为第一存取晶体管PG1和第三存取晶体管PG1a并联后的电流或第二存取晶体管PG2和第四存取晶体管PG2a并联后的电流。α与写稳定性裕度(又称为写噪声容限)SNMW有关，β与读稳定性裕度(又称为读噪声容限)SNMR有关，γ与数据保持稳定性裕度(又称为保持噪声容限)SNMH有关。
因为I(PG//PGa)为PG1和PG1a并联后的电流或者为PG2和PG2a并联后的电流，I(PG//PGa)>IPG，这相当于增强了第一驱动晶体管PD1或者第二驱动晶体管PD2的驱动电流(即驱动能力)，因此本实施例的SRAM的参数β＝IPD/I(PG//PGa)相对图1的SRAM的参数β＝IPD/IPG变小，读噪声容限SNMR相对图1的SRAM的SNMR变大。另外，SNMH相对不变，SNMW微小减小，SNMH、SNMW和SNMR相对更加平衡，最终使得SRAM的读写能力得到提高。
请参考图6，作为一种示例，当LPGa＝LPG，WPGa＝WPG/2时，图4所示的本实施例的SRAM相对图1所示的SRAM的读写能力改善状况如下：
(1)读电流IRead(未在图6的表中示出)相对基本不变，待机电流Istb微小增加(7.8％<10％)；
(2)SNMH相对不变(未在图6的表中示出)，SNMR显著增加(15.3％>10％)，SNMW微小减小(8.6％<10％)。
显然，本实施例的SNMH、SNMW和SNMR相对更加平衡，使得SRAM能够达到足够的读写能力，满足更高性能的片上系统的需求。
本实施例还提供一种片上系统，其包括如本实施例所述的SRAM。
综上所述，本发明的SRAM，仅在现有的6T SRAM的基本存储单元的结构基础上增加一组存取晶体管，就可以提高SRAM的读写能力，且不会增加工艺复杂度，成本低。本发明的片上系统，由于采用了本发明的SRAM，性能得以提高。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种SRAM，其特征在于，所述SRAM具有存储阵列，且所述存储阵列中的最小存储单元包括：
第一至第二负载晶体管和第一至第二驱动晶体管，第一负载晶体管的漏极、第一驱动晶体管的漏极、第二负载晶体管的栅极和第二驱动晶体管的栅极均耦接到第一节点，第一负载晶体管的栅极、第一驱动晶体管的栅极、第二负载晶体管的漏极及第二驱动晶体管的漏极均耦接到第二节点，第一负载晶体管的源极和第二负载晶体管的源极均耦接第一电源，第一驱动晶体管的源极和第二驱动晶体管的源极均耦接第二电源；
第一至第四存取晶体管，第一存取晶体管的栅极和第二存取晶体管的栅极均耦接第一字线，第三存取晶体管的栅极和第四存取晶体管的栅极耦接第二字线，第一存取晶体管的源极和第三存取晶体管的源极均耦接第一位线，第一存取晶体管的漏极和第三存取晶体管的漏极均耦接第一节点，第二存取晶体管的源极和第四存取晶体管的源极均耦接第二位线，第二存取晶体管的漏极和第四存取晶体管的漏极均耦接第二节点。
2.如权利要求1所述的SRAM，其特征在于，当所述第三存取晶体管的沟道长度与所述第一存取晶体管的沟道长度相同时，所述第三存取晶体管的沟道宽度是所述第一存取晶体管的沟道宽度的1/3～1/2。
3.如权利要求1所述的SRAM，其特征在于，当所述第四存取晶体管的沟道长度与所述第二存取晶体管的沟道长度相同时，所述第四存取晶体管的沟道宽度是所述第二存取晶体管的沟道宽度的1/3～1/2。
4.如权利要求1所述的SRAM，其特征在于，对所述最小存储单元进行读操作时，所述第一字线和所述第二字线均为高电平；对所述最小存储单元进行写操作时，所述第一字线为高电平，所述第二字线为低电平。
5.如权利要求1-4中任一项所述的SRAM，其特征在于，第一至第四存取晶体管、第一驱动晶体管和第二驱动晶体管均为NMOS管，所述第一负载晶体管和所述第二负载晶体管均为PMOS管。
6.如权利要求5所述的SRAM，其特征在于，所述第一电源为系统供电电源，所述第二电源为地。
7.如权利要求5所述的SRAM，其特征在于，所述SRAM还包括控制电路以及分别耦接所述存储阵列和所述控制电路的行地址译码器、列地址译码器和灵敏放大器。
8.一种片上系统，其特征在于，包括如权利要求1-7中任一项所述的SRAM。
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