CN110648700A - 自时序电路和相应的自时序方法 - Google Patents

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Abstract

本发明公开了一种自时序电路和相应地自时序方法。自时序电路分别耦接第一和第二电源轨以接收第一和第二电压，包括：跟踪控制电路，在第一电压和第二电压分别产生第一和第二跟踪信号；以及多个虚拟放电单元，包括至少第一虚拟放电单元组和第二虚拟放电单元组，其中，响应于存储器访问请求，分别根据第一和第二跟踪信号激活第一和第二虚拟放电单元组中的第一和第二数量的虚拟放电单元以放电虚拟位线，其中虚拟位线模拟存储器单元阵列中的位线的操作，并且虚拟放电单元模拟存储器单元阵列中的位单元的操作。本发明的自时序电路和相应方法可以优化电路性能和功耗。

Description

自时序电路和相应的自时序方法
【技术领域】
本发明的实施例涉及存储器系统中的功耗管理。
【背景技术】
存储器电路的时序(timing)可严重影响其性能和功耗。存储器制造商已将自时序电路(self-time circuitry)并入内部存储器电路，以独立于外部生成的时钟信号来控制时序。自时序电路控制访问和预充电存储器单元的时序。
为了确保稳健的存储器操作，必须在所有过程、电压、和温度(PVT)条件和存储器配置中满足存储器读和写裕度。自时序电路跟踪给定实例大小和PVT条件下的存储器操作，并在完成操作时自动关闭存储器的内部操作以节省功率。存储器性能、设计裕量和鲁棒性取决于自时序电路的有效性。
现代工艺技术继续缩小存储器设备的空间维度(spatial dimension)。受限的空间维度增加了统计变化(statistical variations)和互连电阻。互连RC延迟成为整体延迟的重要原因。取决于PVT条件，来自栅极延迟(gate delay)和RC延迟的不同贡献对自时序电路的设计提出了更多挑战。
传统的自时序电路不能有效地跟踪栅极与寄生RC延迟的工艺拐角变化(processcorners variation)，因此在较快的工艺拐角处可能发生功能故障，而较慢的工艺拐角处可能表现低迷。为了确保在快速工艺角落具有足够的读写裕量，一些自时序电路被延迟，这导致在较慢的工艺角处进一步降低性能。
此外，传统的自时序电路对于双轨(dual-rail)存储器设备是无效的。双轨存储器架构将存储器单元的核心电压与存储器装置中的外围电路的外围电压分开。这种分离允许存储器单元在安全电压范围内具有稳定的电压，同时可以显着降低外围电压以减少外围电路中的漏电流。根据系统要求，可以改变外围电压以优化性能和功率。
用于双轨存储器的常规自时序电路或者提供过剩的读和写裕度，或者提供导致读或写失败的不足的裕度。因此，需要改进双轨存储器件中的自时序机制以优化性能和功耗。
【发明内容】
本发明公开了一种自时序电路和相应地自时序方法。
自时序电路耦接第一电源轨以接收第一电压，耦接于第二电源轨以接收第二电压，自时序电路包括：跟踪控制电路，用于在第一电压产生第一跟踪信号，在第二电压产生第二跟踪信号；以及多个虚拟放电单元，包括至少第一虚拟放电单元组和第二虚拟放电单元组，其中，响应于存储器访问请求，根据第一跟踪信号激活第一虚拟放电单元组中的第一数量的虚拟放电单元以放电虚拟位线，并且根据第二跟踪信号激活第二虚拟放电单元组中的第二数量的虚拟放电单元以对虚拟位线放电，其中虚拟位线模拟存储器单元阵列中的位线的操作，并且第一虚拟放电单元组和第二虚拟放电单元组中的多个虚拟放电单元模拟存储器单元阵列中的多个位单元的操作。
自时序方法包括：在第一电压产生第一跟踪信号，在第二电压产生第二跟踪信号；以及响应于存储器访问请求，根据第一跟踪信号激活第一虚拟放电单元组中的第一数量的虚拟放电单元以放电虚拟位线，并且根据第二跟踪信号激活第二虚拟放电单元组中的第二数量的虚拟放电单元以对虚拟位线放电，其中虚拟位线模拟存储器单元阵列中的位线的操作，并且第一虚拟放电单元组和第二虚拟放电单元组中的多个虚拟放电单元模拟存储器单元阵列中的多个位单元的操作。
本发明的自时序电路和相应方法可以优化电路性能和功耗。
【附图说明】
图1示出了存储器设备。
图2更详细地示出了根据一个实施例的存储器设备中的电路。
图3示出了根据一个实施例的控制DDC的信号。
图4示出了根据一个实施例的自时序电路。
图5A是说明对DWL_ret@Vcore的“RC消除”效应的时序图。
图5B是说明DWL_ret@Vperi上的“RC消除”效应的时序图。
图6是根据一个实施例的用于执行图5A和图5B的“RC消除”的电路图。
图7是示出根据一个实施例的连接到控制信号的DDC的电路图。
图8是说明根据一个实施例的延迟调谐逻辑的电路图。
图9是说明根据一个实施例的存储器设备中的一组控制信号的时序图。
图10是示出根据一个实施例的自时序电路的方法的流程图。
【具体实施方式】
以下描述是实现本发明的最佳方案。进行该描述是为了说明本发明的一般原理，而不应被视为具有限制意义。本发明的范围通过参考所附权利要求确定。
在以下描述中，阐述了许多具体细节。然而，应该理解，可以在没有这些具体细节的情况下实践本发明的实施例。在其他情况下，没有详细示出公知的电路、结构和技术，以免模糊对本说明书的理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本发明。通过所包括的描述，本领域普通技术人员将能够实现适当的功能而无需过多的实验。
本文公开了用于双轨存储器设备的自时序机制的实施例。跟踪控制电路产生跟踪信号，该跟踪信号适应并依赖于双轨电源的核心电压(Vcore)和外围电压(Vperi)。在Vcore>Vperi的双轨情况下，依赖于核心电压(core-voltage-dependent)的跟踪信号试图加速复位信号(reset signal)的产生，而依赖于外围电压(periphery-voltage-dependent)的跟踪信号试图减慢复位。另一方面，当Vperi>Vcore时，依赖于外围电压的跟踪信号试图加速复位的产生，而依赖于核心电压的跟踪信号试图减慢复位。因此，基于核心和外围处的电压供应水平，可以相应地调整重置信号以确保关于性能和功率的最佳存储器操作。
传统的存储器时序方法将双轨电压限制为Vcore>Vperi。利用这里描述的自时序机制，存储器设备可以操作于Vperi>Vcore以及Vcore>Vperi。在Vcore和Vperi的相对值显着变化(例如，Vcore＝0.9伏特对比Vperi＝0.5伏特；Vcore＝0.8伏特对比Vperi＝1.0伏特)的双轨存储器设备中，自时序机制可以有效地控制内部存储器时序并改善存储器设备的功率和性能。
根据本发明的实施例，存储器复位取决于跟踪延迟(也称为“自时序延迟”)，其又由核心和外围电压控制。因此，在Vcore>Vperi或反之亦然的双轨存储器件中，存储器复位相应地调整以确保最佳的自时序脉冲宽度。
自时序机制基于存储器单元的实例大小和PVT条件来调整存储器控制信号。在RC延迟支配栅极延迟的较快工艺角(faster process corner)处，复位时间主要由RC延迟决定，以避免信号过早终止，而在较慢的工艺角(slower process corner)，复位时间由栅极延迟决定。
图1示出了存储器设备100，其中本发明的实施例可以根据一个实施例操作。存储器设备100包括存储器单元阵列110，其还包括按行和列排列的多个位单元。存储器装置100的非限制性实例包括静态随机存取存储器(SRAM)、只读存储器(ROM)、双端口(DP)存储器、三元内容可寻址存储器(TCAM)、伪双端口(PDP)、双泵存储器。这里要描述的自时序机制适用于所有类型的存储器。存储器设备100从核心电压电平(Vcore)的核心电源轨(powerrail)180和外围电压电平(Vperi)的外围电源轨190接收电力。Vcore主要提供给存储器单元阵列110，Vperi主要提供给存储器设备100的外围逻辑。在这里的实施例中，Vcore和Vperi都被提供给解码和控制电路120和虚拟放电单元(dummy discharge cell，简写为DDC)130，以提供细粒度(fine-grained)的自时序延迟控制。
解码和控制电路120接收输入地址和控制信号，例如时钟(CLK)、读/写地址(Addr)、延迟调谐(delay tune，DTUNE)信号，以及用于读写操作的多个控制信号，例如写入使能(write enable，简写为WE)和芯片选择(chip select，简写为CS)等。DTUNE信号用于通过选择性地接通可编程数量的DDC 130来控制自时序延迟.DDC 130和对DDC 130的控制稍后将详细解释。另外，存储器装置100包括I/O电路140，其接收用于写入操作的数据输入(Din)并发出用于读取操作的数据输出(Dout)。
图2更详细地示出了根据一个实施例的存储器设备100中的电路。存储器单元阵列110包括按行和列布置的位单元阵列(显示为B单元(Bcell)211)。为简化说明，图2中仅示出了一列。每个Bcell 211连接到字线(WL)、位线(BL)和位线条(bit line bar，简写为BL')，其中BL'是BL的补充。当存储器设备100接收用于读取操作的存储器地址时，解码器210对存储器地址进行解码，并通过主张(assert)(即，使能)相应的WL来选择解码的存储器字。当WL被主张时，该WL上的每个Bcell 211开始放电到其连接的BL和BL'对(表示为BL-BL'对)，从而在BL-BL'对之间产生电压差。每个BL-BL'对连接到相应的感测放大器(senseamplifier，简写为SA)212，其在接收到使能信号(例如，SA_enable)时输出所感测的数据。为了确保感测数据的正确性，每个感测放大器212能够在BL-BL'对上的电压差等于或大于偏移(SA_offset)时感测数据。
存储器设备100包括自时序电路，其通过发送SA_enable信号来使能(即，接通)感测放大器212，使得每个感测放大器212仅在BL-BL'对上的电压差等于或大于SA_offset时被接通。所访问的位单元将位线驱动到适当的电压差所需的时间量不是恒定的，而是随PVT条件而变化。存储器设备100包括自时序电路，其延迟接通感测放大器212，直到电压差等于或大于SA_offset。可以在存储器设备100的运行时间调整延迟量。自时序电路包括DDC 130和跟踪控制230，其产生用于DDC 130的控制信号。
跟踪控制230跟踪字线(WL)信号并在核心电压(即，DWL@Vcore)处产生第一虚拟(dummy)字线(DWL)信号并且在外围电压处产生第二DWL信号(即，DWL@Vperi)。两个信号都通过I/O电路140(模拟(mimic)实际字线负载)，并从I/O电路140中的预定点返回成为DWL_ret@Vcore和DWL_ret@Vperi。DWL_ret@Vcore和DWL_ret@Vperi跟踪字线负载，因此它们分别是DWL@Vcore和DWL@Vperi的字线负载跟踪版本。基于DWL_ret@Vcore和DWL_ret@Vperi，跟踪控制230产生到DDC 130的控制信号。根据DTUNE信号，可编程数量的DDC 130放电到虚拟位线(DBL)。当DBL上的电荷下降到预定电平时，跟踪控制230产生SA_enable，其使得字线上的感测放大器212能够感测它们各自的BL-BL'对上的电压差。
在一个实施例中，DDC具有四组：第一组231包括在Vcore处连接第一可编程跟踪信号的DDC，第二组232包括在Vperi处连接第二可编程跟踪信号的DDC，第三组233包括连接到DWL_ret@Vcore和DWL_ret@Vperi的DDC，第四组234包括连接到地(表示为向下箭头)的DDC。为了简化说明，在组231、232、233和234中的每一组中仅示出了一个DDC；然而，应理解，这些组中的每一个可包括一个或多个DDC。在一个实施例中，四组中的DDC的总数与存储器单元阵列110中的总行数相同。将参考图3提供DDC的进一步细节。
在一个实施例中，跟踪控制230还产生RESET信号，其控制当前存储器访问周期的终止并开始存储器预充电。RESET信号从跟踪控制230发送到时序控制220。时序控制220将时钟信号(CLK)和RESET信号分配给存储器设备100中的电路。
图3示出了根据一个实施例的控制DDC的信号。在该示例中，第一组231中的DDC被核心电压处的2位跟踪字线信号(TWL[1：0])选择性地激活(即，导通)(表示为TWL[1：0]@Vcore或TWL@Vcore)，第二组232中的DDC由外围电压处的2位TWL[1：0]选择性地激活(表示为TWL[1：0]@Vperi或TWL@Vperi)。TWL[1：0]的比特值由跟踪控制230根据2比特信号DTUNE[1：0]生成，其由存储器设备100作为输入接收。在一个实施例中，当DTUNE的bit-1为1(即，DTUNE[1]＝1)时，主张(assert)TWL的bit-1(即，TWL[1])，当DTUNE的bit-0为1(即，DTUNE[0]＝1)时，主张TWL的bit-0(即，TWL[0])。)例如，当DTUNE[1：0]＝10时，主张TWL[1]，而TWL[0]置为无效(de-asserted)。
在一个实施例中，第一组231的DDC包括由TWL[1]@Vcore控制的Xc数量的DDC和由TWL[0]@Vcore控制的Yc数量的DDC。当TWL[1]@Vcore＝1时，激活所有Xc数量的DDC以放电DBL，当TWL[0]@Vcore＝1时，激活所有Yc数量的DDC以放电DBL。因此，第一组231中的激活的DDC的数量可以选择性地设置为零、Xc、Yc或(Xc+Yc)。
类似地，第二组232的DDC包括由TWL[1]@Vperi控制的Xp数量的DDC和由TWL[0]@Vperi控制的Yp数量的DDC。当TWL[1]@Vperi＝1时，所有Xp数量的DDC被激活以放电DBL，并且当TWL[0]@Vperi＝1时，所有Yp数量的DDC被激活以放电DBL。因此，第二组232中的激活的DDC的数量可以选择性地设置为零、Xp、Yp或(Xp+Yp)。
第三组233的DDC包括由DWL_ret@Vcore控制的Zc数量的DDC，以及由DWL_ret@Vperi控制的Zp数量的DDC。这些DDC被直接抽头(tap)以在外围电压和核心电压处返回虚拟字线(即，DWL_ret)。这些DDC被激活以独立于DTUNE的设置而放电(discharge)DBL。例如，在上电期间，当核心电压未接通时存在外围电压时，由DWL_ret@Vperi控制的DDC可用于对DBL放电并确保存储器复位。
第四组234的DDC包括Ng个DDC。这些DDC接地并用作负载。DDC可以连接到附加的信号线和电路，为了简化图示，图3中省略了这些信号线和电路。
如下面的示例所示，在Vperi和Vcore上驱动的DDC的数量是可调的。在Xc＝4，Yc＝2，Xp＝2，Yp＝1且Zc＝Zp＝1的第一种情况下，如果DTUNE[1：0]＝11，那么Vcore处激活的DDC的数量是Xc+Yc+Zc＝7，Vperi处激活的DDC数量为Xp+Xp+Zp＝4。如果DTUNE[1：0]＝00，则Vcore处激活的DDC数量为Zc＝1，在Vperi激活的DDC数量为Zp＝1。因此，可以调整激活的DDC的数量以设置DBL放电的速率。在一些实施例中，参数Xc，Yc，Xp，Yp，Zc，Zp可以在电路设计时通过计算机模拟确定，并且DTUNE的比特值可以在运行时确定。
图4示出了根据一个实施例的自时序电路400。自时序电路400包括图2中所示的DDC 130和跟踪控制230。在该实施例中，跟踪控制230包括第一延迟调谐逻辑411，其接收DTUNE和DWL_ret@Vcore以生成TWL@Vcore，以及第二延迟调谐逻辑412，其接收DTUNE和DWL_ret@Vperi以生成TWL@Vperi。信号TWL@Vcore和TWL@Vperi用于选择性地主张DDC，如结合图3所述。
此外，跟踪控制230包括电平移位器431、延迟432和多个反相器，它们组合地基于Vcore、Vperi和存储器时钟(MEM_CLK)生成DWL@Vcore和DWL@Vperi。MEM_CLK在存储器设备100内生成。DWL@Vcore和DWL@Vperi(统称为DWL)通过DWL负载440(其可以是图1的I/O电路140的一部分)，并返回到跟踪控制230分别作为DWL_ret@Vcore和DWL_ret@Vperi。信号DWL_ret@Vcore和DWL_ret@Vperi(统称为DWL_ret)用作第一延迟调谐逻辑411和第二延迟调谐逻辑412的输入，以分别产生TWL@Vcore和TWL@Vperi。此外，如结合图3所描述的，DWL_ret信号用于主张第三组233的DDC。
在一个实施例中，跟踪控制230包括控制和RC消除(RC-kill)电路420，其加速DWL_ret的终止。控制和RC消除电路420还产生RESET信号，其用于重置存储器装置100中的多个控制信号。除了来自DWL负载440的DWL_ret之外，控制和RC消除电路420还接收信号dvcb 45和dvpb 46作为输入。如图4所示，dvcb 45和dvpb 46分别是反向DWL@Vcore和反向DWL@Vperi。参考图5A、图5B和图6描述控制和RC消除电路420的进一步细节。
图5A是说明对DWL_ret@Vcore的“RC消除”效应的时序图500。时序图的顶行是dvcb信号45，从该dvcb信号45导出朝向DWL负载440(图4)的DWL@Vcore。时序图500的中间行是在RC消除之前从DWL负载440出来的DWL_ret@Vcore。时序图500的底行是在RC消除之后从DWL负载440出来的DWL_ret@Vcore。从底行的下降边缘可以看出RC消除的影响，其比中间行的相应下降边缘更尖锐。“消除RC延迟52”的时间间隔显示了使用RC消除时DWL_ret@Vcore下降沿的时间减少。
类似地，图5B是说明DWL_ret@Vperi上的“RC消除”效应的时序图550。时序图550的顶行是dvpb信号46，从该dvpb信号46导出朝向DWL负载440的DWL@Vperi。时序图550的中间行是在RC消除之前从DWL负载440出来的DWL_ret@Vperi。时序图550的底行是在RC消除之后从DWL负载440出来的DWL_ret@Vperi。从底行的下降边缘可以看出RC消除的影响，其比中间行的相应下降边缘更尖锐。“消除RC延迟54”的时间间隔显示了使用RC消除时DWL_ret@Vperi下降沿的时间减少，这减少了DBL预充电存储器周期时间。
图6是根据一个实施例的用于执行图5A和图5B的“RC消除”的电路图。图4的控制和RC消除电路420包括第一RC消除电路610和第二RC消除电路620。在一个实施例中，第一RC消除电路610包括NMOS晶体管611，其源极连接到具有不希望的RC延迟的目标信号，例如，DWL_ret@Vcore。NMOS晶体管611的漏极连接到诸如地的电压吸收器(voltage sink)，并且NMOS晶体管611的栅极连接到具有在目标信号的下降沿之前的上升沿的控制信号,例如，dvcb45。当dvcb 45的上升沿导通NMOS晶体管611的栅极时，目标信号被下拉到漏极并导致尖锐的终止。
类似地，第二RC消除电路620包括NMOS晶体管621，其源极连接到目标信号DWL_ret@Vperi，其漏极连接到诸如地的电压吸收器，并且其栅极连接到dvpb 46。dvpb 46的上升沿导通NMOS晶体管621的栅极，目标信号被下拉到漏极并导致尖锐的终止。
在替代实施例中，NMOS晶体管611和621中的任一者或两者可以由相应的PMOS晶体管代替，其可以由控制信号的下降沿导通。在一些实施例中，RC消除电路可以连接到与图6中的前述示例不同的控制信号和目标信号，并且可以用在存储器设备100的其他部分或其他电子电路中。
如图5A和图5B所示，RC消除电路在不影响其上升沿的情况下尖锐地终止DWL_ret的下降沿。RC消除电路620还通过急剧终止RESET信号的下降沿来减少存储器复位时间。复位的下降沿开始下一个存储周期的预充电。非期望RC的急剧终止提供了时序和功率优势。
图7是示出根据一个实施例的连接到控制信号的DDC 700的电路图。DDC700是任何上述DDC的示例。DDC 700是六晶体管单元，如图所示，其包括左侧的存取晶体管710，中间的交叉耦合(cross-coupled)的一对反相器，以及右侧的存取晶体管720。存取晶体管710的漏极连接到Vdd(其为第一组231(图3)的DDC的Vcore和第二组232的DDC的Vperi)，其源极连接到DBL，并且其栅极连接到TWL(其TWL@Vcore是第一组231的DDC，TWL@Vperi是第二组232的DDC)。存取晶体管720的漏极连接到Vdd(其为第一组231的DDC的Vcore和第二组232的DDC的Vperi)，并且其源极浮动(float)。栅极连接到WL。无论WL是否被主张，DDC 700都以相同的方式操作。如果WL被主张，则存取晶体管720的源极遵循其漏极状态并且不强制任何状态改变。
还参考图3，DDC的第三组233和第四组234中的每个DDC也可以具有与DDC700相同的电路元件。然而，第一存取晶体管710的栅极连接到DWL_ret@Vcore或DWL_ret@Vperi用于第三组233，并且连接到地面用于第四组234。
图8是说明根据一个实施例的延迟调谐逻辑800的电路图。延迟调谐逻辑800可以是图4的第一延迟调谐逻辑411和/或第二延迟调谐逻辑412的示例。当DTUNE＝1时，延迟调谐逻辑800将TWL信号传递到输出DWL_ret，而不影响其具有宝贵的字线负载信息的斜率。当DTUNE＝0时，延迟调谐逻辑800将TWL钳位为0。
图9是说明根据一个实施例的存储器设备100中的一组控制信号的时序图900。信号的时间长度和幅度未按比例绘制。此外，存储器设备100可以使用倒置形式(invertedform)的一些信号；因此，在替代实施例中，由图9中所示的信号的上升(或下降)边沿触发的操作可以替代地由反转形式的信号的下降(或上升)边沿触发。
时序图900的顶行示出了由存储器设备100接收的时钟信号(CLK)。响应于CLK的上升沿和解码的存储器地址，主张字线(WL)以访问寻址存储器位单元行。对于读操作，连接到主张WL的被访问位单元对其相应的位线对BL-BL'放电；为简单起见，在时序图中仅示出了一个位线对。
跟踪控制230通过生成多个控制信号来响应存储器访问请求。控制信号包括模拟WL的DWL和模拟BL的DBL。如参考图4所述，DWL通过DWL负载440并变为DWL返回信号；即，DWL_ret。跟踪控制230使用DWL_ret来生成延迟调谐的TWL，以控制DBL上的DDC的放电率。当DBL上的电压电平下降到阈值点时，跟踪控制230产生SA_enable(例如，在时间T)以使能感测放大器感测相应位线对BL-BL'上的电压差并产生数据输出。
WL主张和SA_enable主张之间的时间是自时序延迟。通过调整激活的DDC的数量以放电DBL，可以在运行时调整降低DBL电压电平以触发SA_enable生成所花费的时间。因此，时间T可以相对于所需的SA_offset向前或向后移动。T的最佳位置处于BL-BL'上的电压差少量大于SA_offset(例如，预定的Δ)的点，使得使能的感测放大器能够正确地读取位单元数据，但不要浪费大量的读裕量。
取决于激活的DDC的数量(即，图2中的DDC的第一组231和DDC的第二组232)，因为调整了Vcore处的DDC和Vperi处的DDC的放电贡献，可以调整DBL放电率。因此，基于调整(tuning)两种DDC的自时序延迟可以以精细的粒度被调整(adjust)。
在一个实施例中，DWL_ret的上升沿触发DBL的下降沿，如图6的电路图所示。由于RESET是有效低信号，RESET的主张指的是RESET的下降沿。当DBL下降到预定电压时，跟踪控制230产生RESET的下降沿(即，主张RESET)。RESET的主张导致SA_enable主张。此外，如图6的电路图所示，DWL_ret@Vperi的下降沿导致RESET被置为无效(de-asserted)。在一个实施例中，RESET的置为无效触发WL置为无效，其启动存储器预充电为下一个访问周期做好准备。在一些实施例中，RESET的置为无效可以为下一个存储器周期开始存储器预充电，该下一个存储器周期可以是读取操作或写入操作。通过将DWL_ret@Vperi传递到kill RC电路620(图6)，可以急剧终止RESET置为无效。
图10是示出根据一个实施例的自时序电路的方法1000的流程图。自时序电路耦合到第一电源轨以接收第一电压，耦合到第二电源轨以接收第二电压。在一个实施例中，自时序电路可以是图4的自时序电路400，并且可以是图1的存储器设备100的一部分。此外，自时序电路可以包括图2和图3中描述的任何组件。
当跟踪控制电路在第一电压产生第一跟踪信号和在第二电压产生第二跟踪信号时，方法1000开始(步骤1010)。响应于存储器访问请求，根据第一跟踪信号激活第一DDC组中的第一数量的DDC以放电DBL(步骤1020)，并且根据第二跟踪信号激活第二DDC组中的第二数量的DDC以放电DBL(步骤1030)。DBL模拟存储器单元阵列中的位线的操作，并且第一DDC组和第二DDC组中的DDC模拟存储器单元阵列中的位单元的操作。
已经参考图1-4的示例性实施例描述了图10的流程图的操作。然而，应该理解，除了参考图1-4所讨论的那些实施例之外，图10的流程图的操作可以由本发明的实施例执行，并且参考图1-4讨论的实施例可以执行与参考流程图讨论的不同操作。虽然图10的流程图示出了由本发明的某些实施例执行的特定操作顺序，但是应该理解，这种顺序是示例性的(例如，替代实施例可以以不同的顺序执行操作，组合某些操作，重叠某些操作等)。
本发明的实施例提供了一种用于调整自时序延迟的系统和方法，以确保具有针对双轨存储器设备的优化性能和功率的足够的读取和写入裕量。基于核心电压和外围电压产生自时序延迟。自运行延迟在运行时可调，以匹配不同的操作方案。这消除了与过度设计或过度裕量相关的坏处。对于极端双轨拐角(例如，外围电压小于核心电压～400mv)，与传统方案相比，实施例提供了显着的时序增益(例如，30％-80％)。
虽然已经根据若干实施例描述了本发明，但是本领域技术人员将认识到，本发明不限于所描述的实施例，并且可以在所附权利要求的精神和范围内通过修改和变更来实践本发明。因此，该描述被认为是说明性的而非限制性的。

Claims (20)

1.一种自时序电路，耦接第一电源轨以接收第一电压，耦接于第二电源轨以接收第二电压，其特征在于，所述自时序电路包括：
跟踪控制电路，用于在所述第一电压产生第一跟踪信号，在所述第二电压产生第二跟踪信号；以及
多个虚拟放电单元，包括至少第一虚拟放电单元组和第二虚拟放电单元组，其中，响应于存储器访问请求，根据所述第一跟踪信号激活所述第一虚拟放电单元组中的第一数量的虚拟放电单元以放电虚拟位线，并且根据所述第二跟踪信号激活所述第二虚拟放电单元组中的第二数量的虚拟放电单元以对所述虚拟位线放电，其中所述虚拟位线模拟存储器单元阵列中的位线的操作，并且所述第一虚拟放电单元组和所述第二虚拟放电单元组中的多个虚拟放电单元模拟所述存储器单元阵列中的多个位单元的操作。
2.如权利要求1所述的自时序电路，其中，所述跟踪控制电路还用于产生虚拟字线信号，以跟踪所述存储器单元阵列中的字线的主张，并基于所述虚拟字线信号产生所述第一跟踪信号和所述第二跟踪信号。
3.如权利要求2所述的自时序电路，其中所述跟踪控制电路用于接收延迟调谐信号作为输入，其中所述延迟调谐信号指示要激活的所述第一数量的虚拟放电单元和所述第二数量的虚拟放电单元。
4.如权利要求3所述的自时序电路，其中，所述延迟调谐信号包括指示是否激活所述第一虚拟放电单元组和所述第二虚拟放电单元组的第一子集的第一位值，以及指示是否激活所述第一虚拟放电单元组和所述第二虚拟放电单元组的第二子集的第二位值。
5.如权利要求3所述的自时序电路，其中所述跟踪控制电路还包括延迟调谐逻辑电路，包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接所述延迟调谐信号，所述第二晶体管的栅极连接反向延迟调谐信号，所述第一晶体管和所述第二晶体管的第一端连接虚拟字线返回信号，所述第一晶体管和所述第二晶体管的第二端输出所述第一跟踪信号或所述第二跟踪信号，其中所述虚拟字线返回信号是通过字线负载的虚拟字线信号。
6.如权利要求2所述的自时序电路，还包括：第三虚拟放电单元组，还包括由第一电压下的虚拟字线返回信号激活的第一子集和由第二电压下的所述虚拟字线返回信号激活的第二子集，其中所述虚拟字线返回信号是通过字线负载的虚拟字线信号。
7.根据权利要求2所述的自时序电路，其中所述跟踪控制电路还包括RC消除电路，所述RC消除电路包括晶体管，所述晶体管在栅极处连接到反向虚拟字线并且在第一端处连接到输入虚拟字线，所述晶体管的第二端输出输出虚拟字线，其中所述输出虚拟字线具有比所述输入虚拟字线的对应下降沿更尖锐的下降沿，以及与所述输入虚拟字线的对应上升沿基本相同的上升沿。
8.如权利要求7所述的自时序电路，其中所述输出虚拟字线的所述更尖锐的下降沿加速复位信号的终止，所述复位信号开始存储器预充电。
9.如权利要求1所述的自时序电路，其中所述第一虚拟放电单元组和所述第二虚拟放电单元组中的每个虚拟放电单元包括第一存取晶体管和第二存取晶体管，所述第一存取晶体管的栅极连接到所述第一跟踪信号和所述第二跟踪信号之一，所述第二存取晶体管的栅极连接到字线。
10.如权利要求1所述的自时序电路，其中所述跟踪控制电路还包括控制电路，当所述虚拟位线放电到预定电压时，所述控制电路产生感测放大器使能信号，其中所述虚拟位线的放电时间可通过调整所述第一虚拟放电单元的数量和所述第二虚拟放电单元的数量来调节。
11.一种自时序方法，其中自时序电路耦接第一电源轨以接收第一电压，耦接于第二电源轨以接收第二电压，其特征在于，所述自时序方法包括：
在所述第一电压产生第一跟踪信号，在所述第二电压产生第二跟踪信号；以及
响应于存储器访问请求，根据所述第一跟踪信号激活第一虚拟放电单元组中的第一数量的虚拟放电单元以放电虚拟位线，并且根据所述第二跟踪信号激活第二虚拟放电单元组中的第二数量的虚拟放电单元以对所述虚拟位线放电，
其中所述虚拟位线模拟存储器单元阵列中的位线的操作，并且所述第一虚拟放电单元组和所述第二虚拟放电单元组中的多个虚拟放电单元模拟所述存储器单元阵列中的多个位单元的操作。
12.如权利要求11所述的自时序方法，更包含：
产生虚拟字线信号，以跟踪所述存储器单元阵列中的字线的主张；以及
基于所述虚拟字线信号产生所述第一跟踪信号和所述第二跟踪信号。
13.如权利要求12所述的自时序方法，更包含：
接收延迟调谐信号作为输入，其中所述延迟调谐信号指示要激活的所述第一数量的虚拟放电单元和所述第二数量的虚拟放电单元。
14.如权利要求13所述的自时序方法，其中，所述延迟调谐信号包括指示是否激活所述第一虚拟放电单元组和所述第二虚拟放电单元组的第一子集的第一位值，以及指示是否激活所述第一虚拟放电单元组和所述第二虚拟放电单元组的第二子集的第二位值。
15.如权利要求13所述的自时序方法，其中所述跟踪控制电路还包括延迟调谐逻辑电路，包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接所述延迟调谐信号，所述第二晶体管的栅极连接反向延迟调谐信号，所述第一晶体管和所述第二晶体管的第一端连接虚拟字线返回信号，所述第一晶体管和所述第二晶体管的第二端输出所述第一跟踪信号或所述第二跟踪信号，其中所述虚拟字线返回信号是通过字线负载的虚拟字线信号。
16.如权利要求12所述的自时序方法，还包括：
激活第三虚拟放电单元组，其更包括由所述第一电压下的虚拟字线返回信号激活的第一子集和由所述第二电压下的所述虚拟字线返回信号激活的第二子集，其中所述虚拟字线返回信号是通过字线负载的虚拟字线信号。
17.如权利要求12所述的自时序方法，其中所述跟踪控制电路还包括RC消除电路，所述RC消除电路包括晶体管，所述晶体管在栅极处连接到反向虚拟字线并且在第一端处连接到输入虚拟字线，所述自时序方法更包含：
在所述晶体管的第二端输出输出虚拟字线，其中所述输出虚拟字线具有比所述输入虚拟字线的对应下降沿更尖锐的下降沿，以及与所述输入虚拟字线的对应上升沿基本相同的上升沿。
18.如权利要求17所述的自时序方法，其中所述输出虚拟字线的所述更尖锐的下降沿加速复位信号的终止，所述复位信号开始存储器预充电。
19.如权利要求11所述的自时序电路，其中所述第一虚拟放电单元组和所述第二虚拟放电单元组中的每个虚拟放电单元包括第一存取晶体管和第二存取晶体管，所述第一存取晶体管的栅极连接到所述第一跟踪信号和所述第二跟踪信号之一，所述第二存取晶体管的栅极连接到字线。
20.如权利要求11所述的自时序方法，更包含：
调整所述第一虚拟放电单元的数量和所述第二虚拟放电单元的数量来调节所述虚拟位线的放电时间；以及
当所述虚拟位线放电到预定电压时，所述跟踪控制电路产生感测放大器使能信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707196A (zh) * 2021-07-22 2021-11-26 平头哥(上海)半导体技术有限公司 调压控制器、相关装置和方法
CN113782080A (zh) * 2020-08-25 2021-12-10 台湾积体电路制造股份有限公司 存储器件及其操作方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) * 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
CN111951850B (zh) * 2019-05-16 2022-10-04 联华电子股份有限公司 双端口三态内容可寻址存储器及其布局图案及存储器装置
US11594276B2 (en) * 2019-05-19 2023-02-28 Synopsys, Inc. Self-adjustable self-timed dual-rail SRAM
US11894054B2 (en) 2019-10-22 2024-02-06 Mediatek Singapore Pte. Ltd. Methods for writing ternary content addressable memory devices
CN111371422B (zh) * 2020-04-14 2023-05-23 中国科学院微电子研究所 一种电路优化方法和优化系统
CN114388030A (zh) * 2020-10-20 2022-04-22 联发科技（新加坡）私人有限公司 一种用于写入三态内容可寻址存储器的装置及方法
CN114388028A (zh) * 2020-12-15 2022-04-22 台湾积体电路制造股份有限公司 存储器器件的控制电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1492445A (zh) * 2002-08-30 2004-04-28 ��ʽ���������Ƽ� 在内部产生内部数据读出时序的半导体存储器件
CN102007540A (zh) * 2008-03-14 2011-04-06 高通股份有限公司 高性能存储器编译器中的高级位线跟踪
CN107045878A (zh) * 2015-09-18 2017-08-15 台湾积体电路制造股份有限公司 双轨存储器、存储器宏以及相关的混合供电方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535025B2 (en) 2000-02-02 2003-03-18 Broadcom Corp. Sense amplifier with offset cancellation and charge-share limited swing drivers
US6483754B1 (en) 2001-05-16 2002-11-19 Lsi Logic Corporation Self-time scheme to reduce cycle time for memories
KR100416623B1 (ko) * 2002-05-03 2004-02-05 삼성전자주식회사 프로세스 트랙킹 회로를 구비하는 감지증폭기 인에이블신호 발생회로 및 이를 구비하는 반도체 메모리장치
US7215587B2 (en) * 2005-07-05 2007-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit for a memory device
JP2013114727A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 半導体記憶装置
US8724421B2 (en) 2012-07-18 2014-05-13 Lsi Corporation Dual rail power supply scheme for memories
US20150067290A1 (en) * 2013-09-04 2015-03-05 Qualcomm Incorporated Memory access time tracking in dual-rail systems
IN2013CH05594A (zh) 2013-12-04 2015-06-12 Lsi Corp
US10217506B1 (en) * 2017-08-30 2019-02-26 Arm Limited Dummy wordline underdrive circuitry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1492445A (zh) * 2002-08-30 2004-04-28 ��ʽ���������Ƽ� 在内部产生内部数据读出时序的半导体存储器件
CN102007540A (zh) * 2008-03-14 2011-04-06 高通股份有限公司 高性能存储器编译器中的高级位线跟踪
CN107045878A (zh) * 2015-09-18 2017-08-15 台湾积体电路制造股份有限公司 双轨存储器、存储器宏以及相关的混合供电方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113782080A (zh) * 2020-08-25 2021-12-10 台湾积体电路制造股份有限公司 存储器件及其操作方法
CN113782080B (zh) * 2020-08-25 2023-08-25 台湾积体电路制造股份有限公司 存储器件及其操作方法
CN113707196A (zh) * 2021-07-22 2021-11-26 平头哥(上海)半导体技术有限公司 调压控制器、相关装置和方法
CN113707196B (zh) * 2021-07-22 2023-10-31 平头哥(上海)半导体技术有限公司 调压控制器、相关装置和方法

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US10580479B2 (en) 2020-03-03
TW202001878A (zh) 2020-01-01

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