CN101256832A - 设计具有个别vss的静态随机存取存储器 - Google Patents

设计具有个别vss的静态随机存取存储器 Download PDF

Info

Publication number
CN101256832A
CN101256832A CNA2007101383650A CN200710138365A CN101256832A CN 101256832 A CN101256832 A CN 101256832A CN A2007101383650 A CNA2007101383650 A CN A2007101383650A CN 200710138365 A CN200710138365 A CN 200710138365A CN 101256832 A CN101256832 A CN 101256832A
Authority
CN
China
Prior art keywords
vss
storage element
line
sram storage
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101383650A
Other languages
English (en)
Other versions
CN100593824C (zh
Inventor
黄怀莹
陈炎辉
吴瑞仁
王屏薇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101256832A publication Critical patent/CN101256832A/zh
Application granted granted Critical
Publication of CN100593824C publication Critical patent/CN100593824C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种排列成多个列与多个行的静态随机存取存储器(SRAM)存储单元的阵列，包含多个VSS线连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元。此多个VSS线包含连接至所述静态随机存取存储器存储单元第一行的第一VSS线；以及连接至所述静态随机存取存储器存储单元第二行的第二VSS线，其中第一VSS线与第二VSS线不互相连接。

Description

设计具有个别VSS的静态随机存取存储器
技术领域
本发明大体涉及半导体装置，特别涉及存储阵列，甚至更特别涉具有静态随机存取存储器存储单元的阵列的设计与制造。
背景技术
静态随机存取存储器(SRAM)通常使用于集成电路中，静态随机存取存储器存储单元(cell)具有保持存储数据不需要更新的优点。静态随机存取存储器存储单元可包含不同数量的晶体管，通常依照晶体管数量作为参照，举例来说，六晶体管(6T)静态随机存取存储器、八晶体管(8T)静态随机存取存储器等等。晶体管通常形成数据闩锁(data latch)以存储一位元。可加入额外的晶体管用于控制晶体管的存取。静态随机存取存储器存储单元通常排列成具有列与行的阵列，典型地，静态随机存取存储器存储单元的每一列连接至一字线(word-line)，以决定此静态随机存取存储器存储单元是否被选择。静态随机存取存储器存储单元的每一行连接至一位线(bit-line)，此位线用于将位元存储于静态随机存取存储器存储单元内，或用于读取静态随机存取存储器存储单元。
随着集成电路规模变大，集成电路的操作电压变小，存储器电路的操作电压也随之变小。因此，测量出静态随机存取存储器存储单元的位元能被读取与写入的可靠度的静态随机存取存储器存储单元的读写极限分别减少。由于存在静态噪声的存在，读取与写入极限的减少，分别在读取与写入动作时会导致错误的产生。按照惯例，为增进读写的极限，会提供动态电源，即在读与写动作时提供不同的电源供应电压VDD。举例来说，藉由于写入操作期间减少电源供应电压VDD，可增进写入极限。藉由于读取操作期间增加电源供应电压VDD，可增进读取极限。然而，此解决方案有其缺点，即由于产生双电源所导致的延迟会影响阵列的效能。此外，须设计复杂的电路以提供动态电源，而此电路会占用芯片的空间。
因此，需要一种新的静态随机存取存储器存储单元阵列，同时可增进读与写的极限的，并可克服先前技术的缺点。
发明内容
根据本发明的一方面，一静态随机存取存储器(SRAM)存储单元阵列，排列成多个列与多个行，该阵列包含：多个连接至静态随机存取存储器存储单元VSS节点的VSS线。每一VSS线连接至同一行的所述静态随机存取存储器存储单元。多个VSS线包含：第一VSS线，连接至所述静态随机存取存储器存储单元的第一行；以及第二VSS线，连接至所述静态随机存取存储器存储单元的第二行，且第一VSS线与第二VSS线互相不连接。
根据本发明的又一方面，一种排列成多个列与多个行的静态随机存取存储器(SRAM)存储单元阵列，包含连接至所述静态随机存取存储器存储单元的VSS节点的多个VSS线，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，且多个VSS线不互相连接。
根据本发明的又一方面，集成电路结构包含排列成多个列与多个行的静态随机存取存储器(SRAM)存储单元阵列，该阵列包含多个连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，其中，多个条VSS线包含连接至所述静态随机存取存储器存储单元第一行的第一VSS线。该阵列更包含具有连接至第一VSS线的第一输出的电源电路，其中，电源电路用于提供不同的VSS电压至第一VSS线。
根据本发明的又一方面，一种静态随机存取存储器存储单元阵列的操作方法包含，提供包含排列成多个列与多个行的静态随机存取存储器存储单元的阵列。该阵列包含多个VSS线连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元。多个VSS线包含，连接至所述静态随机存取存储器存储单元第一行的第一VSS线，以及连接至所述静态随机存取存储器存储单元第二行的第二VSS线，且第一VSS线与第二VSS线不互相连接。此方法更包含提供第一电压至第一VSS线，以及提供不同于第一电压的第二电压至第二VSS线。
根据本发明叉一方面，一种静态随机存取存储器存储单元阵列的操作方法，包含提供包含排期成多个列与多个行的静态随机存取存储器存储单元，该阵列包含，多个连接至所述静态随机存取存储器存储单元的VSS节点的VSS线，每一个VSS线连接至同一行的所述静态随机存取存储器存储单元。其中多个VSS线，包含连接至第一行所述静态随机存取存储器存储单元的第一VSS线。此方法更包含提供第一电压至第一VSS线，以及提供不同于给第一VSS线的第一电压的第二电压。
藉由提供可变电压至静态随机存取存储器存储单元阵列的VSS线，以增进读与写的极限。
附图说明
为更完全了解本发明及其的优点，敬请参考以下叙述并结合伴随的图式，其中：
图1是一般六晶体管静态随机存取存储器存储单元的示意图；
图2及图3为本发明的实施例，其中在静态随机存取存储器(SRAM)阵列中，连接至静态随机存取存储器存储单元的VSS节点的VSS线不互相连接。
具体实施方式
本发明较佳实施例的制造及使用详细讨论于下，虽然，可知本发明提供许多适当的发明概念可以特定的上下文加以广泛的变化，特定的实施例的讨论仅仅说明本发明特定的制造及使用方法，非用于限制本发明的范围。
图1所示是一典型六晶体管(6T)静态随机存取存储器(SRAM)的示范电路图，其包含通过通过栅极(pass-gate)金属氧化物半导体(MOS)装置(亦指为晶体管)10与24，上拉式(pull-up)金属氧化物半导体装置12与16，及下拉式(pull-down)金属氧化物半导体装置14与18。通过通过栅极金属氧化物半导体装置10与24的个别通过栅极极2与4藉由字线WL所控制，字线决定是否选择此静态随机存取存储器存储单元。上拉式金属氧化物半导体装置12与16及下拉式金属氧化物半导体装置14与18形成的闩锁用于存储一位元。藉由位线BBL与BLB读取此存储的位元。电压节点VDD及VSS提供操作静态随机存取存储器存储单元所需的电压。如本技术所知，节点VDD的电压高于节点VSS的电压。
图2所示本发明的一实施例，包含一静态随机存取存储器阵列40，其具有排列成多个列与多个行的多个静态随机存取存储器存储单元，每个静态随机存取存储器存储单元是以方块符号表示，可具有如图1所示的结构，或其它常用静态随机存取存储器存储单元结构，例如，具有不同数量的金属氧化物半导体装置。以讨论的目的来说，假设静态随机存取存储器存储单元阵列40包含从1列到m列编号的m列，及从1行到n行编号的n行，因此，共有m乘以n(m*n)个静态随机存取存储器存储单元。总括本叙述，若选择读取自或写入至一静态随机存取存储器存储单元，此静态随机存取存储器存储单元即为一所选择的静态随机存取存储器存储单元，且此所选择的静态随机存取存储器存储单元相对应的列与行即分别为所选择的列与所选择的行。
静态随机存取存储器存储单元阵列40更包含，多个以行的方向布局的位线BL与BLB(参考图1)。此外，每一行具有连接至每一个静态随机存取存储器存储单元VDD节点的一VDD线，为简单起见，位线BL、BLB及VDD线连接至静态随机存取存储器存储单元，未显示于图二。
每一列静态随机存取存储器存储单元连接至字线WL1至WLm其中，字线连接至一字线电压电路。字线电压电路提供字线电压至字线。此外，其可基于此列是否被选择而调整提供至每一字线的电压。举例来说，若读取自或写入至所选择的静态随机存取存储器存储单元，供应到连接至所选择的静态随机存取存储器存储单元字线的字线电压会被抑制，即相较正规电压更为减少。未被选择列的字线可施以0伏特(V)。另一实施例中，可提供连接至所选择的静态随机存取存储器存储单元的字线正常的VDD，此VDD与提供至静态随机存取存储器存储单元的VDD节点的电压相同。
静态随机存取存储器存储单元同行的VSS节点连接至相同VSS线。因此，有标示为VSS1至VSSn的n个VSS线。在一实施例中，VSS1至VSSn的每个VSS线与其它VSS线不相连。电源电路提供所需的VSS电压以操作静态随机存取存储器存储单元。电源电路较佳地具有标示为输出1至输出n的多个输出，且每一输出皆连接至VSS1至VSSn的VSS线其中之一。总括而言，连接至所选择的静态随机存取存储器存储单元的VSS线称为所选择的VSS线，连接至所选择的静态随机存取存储器存储单元的字线称为所选择的字线。
静态随机存取存储器存储单元的读取与写入操作说明如下。假设读取与写入操作执行于所选择的静态随机存取存储器存储单元celli_j，其中，i为列数，且j为行数。在较佳实施例中，在读取与写入操作期间，提供至静态随机存取存储器存储单元的VDD电压保持固定。在另一实施例中，连接至静态随机存取存储器存储单元每一行的VDD电压为动态的，以增进读与写的极限，虽然，这样的架构会在芯片区域产生较高成本并牺牲效能。
在所选择的静态随机存取存储器存储单元celli_j的读取操作中，负电压VSS_1施加于所选择的VSS线VSSj。在一示范的实施例中，负电压VSS_1的绝对值介于若VDD约0.8V时的约-50mv及若VDD约1.5V时的-100mv之间。当施加负电压VSS_1时，施加至所选择的静态随机存取存储器存储单元celli_j的电压分布等于(VDD-VSS_1)，此电压分布增加超过现有电压分布(即VDD)。如此与增加VDD电压有相同的效果，结果可增加读取极限。
在所选择的存储单元celli_j读取操作期间，当施加负VSS到所选择的列，未选择的VSS线最好连接至接地(GND)以避免无用的读取干扰。
在所选择的静态随机存取存储器存储单元celli_j的写入操作时，所选择的VSS线VSSj施加一正电压VSS_3。在一示范的实施例中，正电压VSS_3较佳地介于若VDD约0.8V时的200mv与若VDD约1.5V时的450mv之间。当施加正电压VSS_3时，介于电压VDD与VSS_3的电压分布减少，与减少VDD电压具有相同的效果，结果可增加写入极限。
在所选择的静态随机存取存储器存储单元celli_j的写入操作时，所选择列施加正VSS_3，未选择的VSS线较佳地连接至接地(GND)，以避免无用的读取干扰。
在待命模式，没有读取与写入的操作于静态随机存取存储器存储单元时，VSS1至VSSn的VSS线可连接至一正电压，此正电压值与VSS_2电压实质上相同。在另一实施例中，VSS1至VSSn的VSS线可为接地，因此其值为0V。
本发明第二实施例，如图3所示，除VSS线成组配置且每一组VSS线施加相同的VSS电压外，本实施例相似于图2所示的实施例。举例来说，VSSj与VSSj+1的VSS线为互相连接。在j或j+1行上的任何静态随机存取存储器存储单元于读取操作期间，其相应的VSS线，VSSj与VSSj+1，连接至负电压VSS_1，而连接至静态随机存取存储器存储单元其余行的VSS线施以正电压VSS_2，或者接地。在任何于j或j+1行上的静态随机存取存储器存储单元的写入操作期间，其相对应的VSS线，VSSj与VSSj+1，连接至正电压VSS_3，而连接至静态随机存取存储器存储单元其余行的VSS线也施加正电压VSS_2，或者接地。
在又一实施例中，每一组行(其VSS线系为连接)可包含4行、8行或其它选择数目的行。因为较少个别独立的线需要控制，将VSS线组成一组可减少电源电路设计的复杂度，然而，需要在减少漏电流的优点上妥协。每一组理想的数目需要依照设计需要来决定。
在又一实施例中，在静态随机存取存储器阵列40中的所有静态随机存取存储器存储单元是连至相同的VSS线，因此，VSS线的行没有个别独立的电压。在本实施例中，待命的静态随机存取存储器存储单元没有减少漏电流的优点，然而，仍可改善读取与写入的极限，对读取操作来说，仍可藉由施加负电压VSS至所选择的静态随机存取存储器存储单元而增进，对写入操作来说，可施加一正电压VSS至所选择的存储单元。
在此应明了，此负电压VSS_1与正电压VSS_3仅为范例。在本发明另一实施例中，每一VSS_1与VSS_3电压可为正或负，只要是VSS_3电压高于VSS_1电压。
此字线电压电路提供抑制的字线电压至所选择的字线。在所选择的静态随机存取存储器存储单元celli_j案例中，字线WLi具一低于VDD的值，而未选择的字线施加0伏特。此架构可帮助减少在与所选择的存储单元celli_j同一列的静态随机存取存储器存储单元的漏电流。然而，抑制字线电压会引起所选择的存储单元celli_j读取与写入速度的降低。本发明有利的特色为，改善读取及写入的极限以增进个别操作速度，至少可部份补偿因抑制字线电压所造成的速度损失。
本发明实施例的另一优点特色为，相较于先前技术具有动态VDD电源，改变VSS电压的电路更为简单。举例来说，藉由利用晶体管栅极与源极间电压的不同，晶体管可用来减少或增加VSS。在另一实施例，电荷泵可用于提供不同的VSS电压。电源电路因而较提供动态VDD电压占用较少的芯片面积。
如本技术一般人所知，静态随机存取存储器存储单元具有许多变化，举例来说，六晶体管(6T)、八晶体管(8T)、十二晶体管(12T)及十四晶体管(14T)皆为静态随机存取存储器的常用结构。熟知此技术者可了解，以上所说明对具有不同数目的MOS装置的静态随机存取存储器为有效。
虽然已详细叙述本发明及其优点，应可了解其各种不同的变化、替代及改变皆不脱离本发明所提出的权利要求所界定的精神与范围。此外，本发明应用范围不被限制于特定工艺、机构、制造的特定实施例，以及本说明书所述的组成物、组成手段、组成方法及步骤。本技术领域者可从本发明所揭露完全了解，工艺、机构、制造、组成物、组成手段、组成方法或步骤，现在所存在或稍后所要发展者，呈现出根据本发明的本实施例所述实质上有相同功能或实质上可达到相同结果。因此，所提出的权利要求意欲包含如工艺、机构、制造、组成物、组成手段、组成方法及步骤的范围。

Claims (15)

1. 一种排列成多个列与多个行的静态随机存取存储器存储单元的阵列，其中，该阵列包含：
多个VSS线，连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，该多个VSS线包含：
一第一VSS线，连接至所述静态随机存取存储器存储单元的一第一行；以及
一第二VSS线，连接至所述静态随机存取存储器存储单元的一第二行，其中，该第一VSS线与该第二VSS线互相不连接。
2. 如权利要求1所述的阵列，其特征在于，该第一VSS线与该第二VSS线分别连接至一电源电路的一第一输出与一第二输出，且在该第一输出的一第一电压与在该第二输出的一第二电压不同。
3. 如权利要求2所述的阵列，其特征在于，该第一电压与该第二电压各为一电压，该电压是选自于一组实质上包含一0伏特与一小于100毫伏特的负电压。
4. 如权利要求2所述的阵列，其特征在于，该电源电路提供正电压与负电压至该第一VSS线与该第二VSS线的每一个。
5. 如权利要求1所述的阵列，其特征在于，更包含一第三VSS线，连接至所述静态随机存取存储器存储单元的一第三行，该第三VSS线电连接至该第一VSS线。
6. 如权利要求1所述的阵列，其特征在于，更包含多个字线，连接至所述静态随机存取存储器存储单元，每一字线连接至同一列的所述静态随机存取存储器存储单元，该多个字线连接至用于提供不同电压至不同字线的一字线电压电路。
7. 如权利要求1所述的阵列，其特征在于，所有该多个VSS线不互相连接。
8. 一种排列成多个列与多个行的静态随机存取存储器存储单元的阵列，其中，该阵列包含：
多个VSS线，连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，该多个VSS线不互相连接。
9. 如权利要求8所述的阵列，其特征在于，该多个VSS线连接至一电源电路，该电源电路用于提供不同电压至该多个VSS线的每一个。
10. 如权利要求9所述的阵列，其特征在于，该电源电路用于提供一正电压或一负电压至该多个VSS线的每一个。
11. 如权利要求8所述的阵列，其特征在于，更包含多个字线连接至所述静态随机存取存储器存储单元，每一字线连接至同一列的所述静态随机存取存储器存储单元，该多个字线连接至用于提供不同电压至不同字线的一字线电压电路。
12. 一种集成电路结构，包含：
一排列成多个列与多个行的静态随机存取存储器存储单元的阵列，该阵列包含：
多个VSS线，连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，该多个VSS线包含一第一VSS线，连接至所述静态随机存取存储器存储单元的一第一行；以及
一电压电路，具有一第一输出连接至该第一VSS线，该电源电路用于提供不同VSS电压至该第一VSS线。
13. 如权利要求12所述的集成电路结构，其特征在于，更包含一第二VSS线连接至所述静态随机存取存储器存储单元的一第二行，该第一VSS线与该第二VSS线不互相连接，且该电压电路用于提供不同电压至该第一VSS线与该第二VSS线。
14. 如权利要求12所述的集成电路结构，其特征在于，该电源电路包含多个输出，每一电压输出各连接至该多个VSS线其中之一。
15. 如权利要求12所述的集成电路结构，其特征在于，该阵列更包含一第三VSS线连接至该第一VSS线。
CN200710138365A 2007-03-02 2007-08-01 静态随机存取存储器储存单元阵列和集成电路结构 Active CN100593824C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/713,280 US7466581B2 (en) 2007-03-02 2007-03-02 SRAM design with separated VSS
US11/713,280 2007-03-02

Publications (2)

Publication Number Publication Date
CN101256832A true CN101256832A (zh) 2008-09-03
CN100593824C CN100593824C (zh) 2010-03-10

Family

ID=39732933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710138365A Active CN100593824C (zh) 2007-03-02 2007-08-01 静态随机存取存储器储存单元阵列和集成电路结构

Country Status (2)

Country Link
US (1) US7466581B2 (zh)
CN (1) CN100593824C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142275A (zh) * 2011-01-12 2011-08-03 浪潮(北京)电子信息产业有限公司 一种静态随机存储器及其实现方法
CN107251144A (zh) * 2015-02-23 2017-10-13 高通股份有限公司 用于采用p型场效应晶体管(pfet)写入端口的存储器位胞元的字线负升压写入辅助电路和相关系统及方法
CN113643731A (zh) * 2021-07-02 2021-11-12 深圳天狼芯半导体有限公司 Sram的读取方法、存储装置、存储器以及电子设备

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138685B2 (en) * 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
US7596012B1 (en) 2006-12-04 2009-09-29 Marvell International Ltd. Write-assist and power-down circuit for low power SRAM applications
US7619947B2 (en) * 2007-10-31 2009-11-17 Texas Instruments Incorporated Integrated circuit having a supply voltage controller capable of floating a variable supply voltage
US9875788B2 (en) * 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
US9245595B2 (en) * 2013-12-20 2016-01-26 Nvidia Corporation System and method for performing SRAM access assists using VSS boost
GB2526823B (en) * 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
GB2526825B (en) 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
US9620200B1 (en) 2016-03-26 2017-04-11 Arm Limited Retention voltages for integrated circuits

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6417032B1 (en) * 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
US7009864B2 (en) * 2003-12-29 2006-03-07 Texas Instruments Incorporated Zero cancellation scheme to reduce plateline voltage in ferroelectric memory
US6985380B2 (en) * 2004-03-26 2006-01-10 Intel Corporation SRAM with forward body biasing to improve read cell stability
US7164596B1 (en) * 2005-07-28 2007-01-16 Texas Instruments Incorporated SRAM cell with column select line
JP4822791B2 (ja) * 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7679947B2 (en) * 2006-08-02 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with source and bulk coupled to separate voltage supplies

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142275A (zh) * 2011-01-12 2011-08-03 浪潮(北京)电子信息产业有限公司 一种静态随机存储器及其实现方法
CN107251144A (zh) * 2015-02-23 2017-10-13 高通股份有限公司 用于采用p型场效应晶体管(pfet)写入端口的存储器位胞元的字线负升压写入辅助电路和相关系统及方法
CN107251144B (zh) * 2015-02-23 2021-02-26 高通股份有限公司 用于采用p型场效应晶体管(pfet)写入端口的存储器位胞元的字线负升压写入辅助电路和相关系统及方法
CN113643731A (zh) * 2021-07-02 2021-11-12 深圳天狼芯半导体有限公司 Sram的读取方法、存储装置、存储器以及电子设备

Also Published As

Publication number Publication date
US7466581B2 (en) 2008-12-16
CN100593824C (zh) 2010-03-10
US20080212353A1 (en) 2008-09-04

Similar Documents

Publication Publication Date Title
CN100593824C (zh) 静态随机存取存储器储存单元阵列和集成电路结构
US7898875B2 (en) Write assist circuit for improving write margins of SRAM cells
US6636454B2 (en) Low-power consumption semiconductor memory device
US20090161410A1 (en) Seven transistor sram cell
JP4024975B2 (ja) データ伝送回路
US20030189849A1 (en) Sram array with dynamic voltage for reducing active leakage power
US7292485B1 (en) SRAM having variable power supply and method therefor
JPH052895A (ja) 半導体記憶装置
US8379435B2 (en) Smart well assisted SRAM read and write
CN101329899B (zh) 使用多个电源电压的半导体器件
US8670265B2 (en) Reducing power in SRAM using supply voltage control
JPH09282885A (ja) 半導体記憶装置
JPH10269766A (ja) 半導体記憶装置
CN102314926B (zh) 具有调节接地节点的存储器单元、阵列及其存取方法
WO2017145312A1 (ja) 半導体記憶装置
US10468081B2 (en) Semiconductor storage device
US6594195B2 (en) Low-power, high-density semiconductor memory device
CN106560895B (zh) 能够在多种低压下工作而不降低性能的sram器件及其方法
US20060098516A1 (en) Semiconductor memory device
US6977860B1 (en) SRAM power reduction
JPH0850792A (ja) スタティック・ランダム・アクセス・メモリ
JP3313641B2 (ja) 半導体記憶装置
US11404115B2 (en) Memory with write assist scheme
JP2008065974A (ja) 半導体記憶装置
JPH10289585A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant