CN102609376B - 一种串行总线存储器、串行总线传输系统及方法 - Google Patents

Abstract

本发明涉及用于通信的串行总线技术领域，公开了一种串行总线存储器，包括依次电连接的串行总线接口和存储器，还包括分别与所述串行总线接口和存储器电连接的串行处理逻辑电路，所述串行总线接口包括第一串行接口和第二串行接口。本发明还公开了一种串行总线传输系统及方法，通过本发明提供的一种串行总线存储器、串行总线传输系统及方法，可以避免设置从设备的地址，可以判断多个从设备的串联顺序，且所述串联顺序自动成为该从设备的地址。

Description

一种串行总线存储器、串行总线传输系统及方法

技术领域

本发明涉及用于通信的串行总线技术领域，更具体地说，涉及一种串行总线存储器、串行总线传输系统及方法。

背景技术

在利用串行总线组网的通信系统中，一般包括主控设备和多个从设备。当主控设备与多个从设备通信时，每个从设备都必需设定独一无二的地址码，才能保证主控设备识别某一个特定的从设备。一般情况下，从设备都包括可读写的存储器(如：PROM/ROM)，主控设备需要对多个从设备的存储器进行读数据写数据操作。非易失性存储芯片的控制总线分成串行和并行两大类，由于并行总线所用到的控制线都在8根以上，所以在这种并行总线在某些应用中很少采用。采用串行总线的非易失性存储芯片目前主要采用3种总线：SPI总线、I2C总线和1W总线。

对于SPI总线：

(1)SPI总线至少需要4根控制线：DI(数据输入)、CLK(时钟)、CS(芯片选择)、DO(数据输出)，每增加1个芯片需要增加一个CS信号。

(2)SPI总线采用CS信号实现对芯片的寻址。

(3)SPI总线无法判断芯片所在线路板的串联顺序。

对于I2C总线：

(1)I2C总线需要2根控制线：SD(数据输入/输出)、SCL(时钟)。每个芯片需要增加一个地址设置电路。

(2)I2C总线必须根据地址设置电路实现对芯片的寻址。

(3)I2C总线无法判断芯片所在线路板的串联顺序。

对于1W总线：

(1)1W总线需要1根控制线：1W(数据输入/输出)，1W总线需要1个上拉电阻，该电阻一方面用于表达逻辑电平，另一方面还要为每个芯片提供电源。

(2)每个1W总线器件都有一个内部自带的唯一的地址，必须通过一套较为复杂的算法得到其地址后才能实现对芯片的寻址。

(3)1W总线无法判断芯片所在线路板的串联顺序。

总之，上述3种总线都无法判断芯片所在线路板的串联顺序。因此，迫切需要一种串行总线存储器、串行总线传输系统及方法，不需要设定从设备的地址并可以识别判断芯片所在线路板的串联顺序，同时也可以降低串行通信系统的成本。将现有技术与本申请后续部分结合附图所介绍的本发明进行比较，现有的和传统方法的局限性和缺陷对于本领域的普通技术人员来说是显而易见的。

发明内容

本发明要解决的技术问题在于，针对现有技术中采用的传统串行总线必需设置各个从设备的地址，且无法判断各个从设备的串联顺序和降低串行通信系统的成本，提供了一种串行总线存储器、、串行总线传输系统及方法。

根据本发明的一个方面，一种串行总线存储器，包括依次电连接的串行总线接口和存储器，其特征在于，还包括分别与所述串行总线接口和存储器电连接的串行处理逻辑电路，所述串行总线接口包括第一串行接口和第二串行接口，

所述串行处理逻辑电路首次接收到读写命令后进入本地读写状态，开始从所述存储器读出或写入比特数据；

所述串行处理逻辑电路完成所述存储器的读写操作后监测所述串行总线接口接收的控制命令并根据所述控制命令进入左传状态或右传状态。

具体的，所述存储器为PROM或ROM存储器。

具体的，所述串行总线接口、存储器和串行处理逻辑电路封装在单个芯片中。

为了更好地实现发明目的，根据本发明的一个方面，提供一种串行总线设备，包括从设备控制器，其特征在于，还包括串行总线存储器。

为了更好地实现发明目的，根据本发明的一个方面，提供一种串行总线传输系统，包括主控设备和多个从设备，其特征在于，所述从设备包括从设备控制器和串行总线存储器，所述串行总线存储器包括串行总线接口和存储器以及与所述串行总线接口和存储器电连接的串行处理逻辑电路，所述串行总线接口包括第一串行接口和第二串行接口；所述多个从设备的所述第一串行接口和第二串行接口彼此串行连接；

所述串行处理逻辑电路首次接收到读写命令后进入本地读写状态，开始从所述存储器读出或写入比特数据；

所述串行处理逻辑电路完成所述存储器的读写操作后监测所述串行总线接口接收的控制命令并根据所述控制命令进入左传状态或右传状态。

具体的，所述存储器为PROM或ROM存储器。

具体的，所述串行总线接口、存储器和串行处理逻辑电路封装在单个芯片中。

为了更好地实现发明目的，根据本发明的一个方面，提供一种串行总线传输方法，包括主控设备和多个从设备，其特征在于，包括以下步骤：

A、从设备的串行处理逻辑电路首次接收到读写命令后进入本地读写状态，开始从本地存储器读出或写入比特数据；

B、所述从设备的串行处理逻辑电路完成所述存储器的读写操作后监测串行总线上传输的控制命令并根据所述控制命令控制所述从设备进入左传状态或右传状态。

在本发明所述的方法中，所述存储器为PROM或ROM存储器。

实施本发明的技术方案，具有以下有益效果：通过本发明提供的一种串行总线存储器、串行总线传输系统及方法，可以避免设置从设备的地址，可以判断多个从设备的串联顺序，且所述串联顺序自动成为该从设备的地址，从而降低了串行通信系统的成本。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是采用串行总线的通信系统架构示意图；

图2是依据本发明一较佳实施例的一种串行总线通信从设备的结构示意图；

图3是依据本发明一较佳实施例的一种串行总线存储器的结构示意图；

图4是依据本发明一较佳实施例的串行处理逻辑电路的逻辑状态控制示意图；

图5是依据本发明一较佳实施例的串行处理逻辑电路的逻辑状态控制示意图；

图6是依据本发明一较佳实施例的串行处理逻辑电路的逻辑状态控制示意图；

图7是依据本发明一较佳实施例的采用串行总线的通信系统架构示意图；

图8是依据本发明一较佳实施例的一种串行总线传输方法的的流程图。

具体实施方式

本发明的核心思想是通过两根信号线构成的串行总线串联起多个从设备，一根是时钟信号线，另一根是数据信号线；每一个从设备或者其中包括的串行总线存储器监测所述串行总线上的控制命令，在完成本地串行总线存储器的数据读写操作后即进入服务状态，在所述服务状态中根据所检测的控制命令的需要为下一个与其串联的从设备或者其中包括的串行总线存储器提供透明左传或右传的服务，从而实现主控设备与每一个从设备或者其中包括的串行总线存储器的数据读写功能，在本发明的技术方案中，不需要为每一个从设备设定通信地址，每一个从设备的“串联顺序”相当于通信地址，即主控设备是严格按照从设备的串联顺序，一个一个地进行数据读写操作，本技术方案尤其在LED大屏幕显示技术领域实现了很好的技术效果。为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1是采用串行总线的通信系统架构示意图。如图1所示，所述通信系统包括至少一个主控设备和多个从设备，例如从设备1、从设备2、从设备3到从设备N等共N个从设备。所述主控设备可以通过串行总线与所述多个从设备进行通信，读写必要的数据与控制信息。例如，在LED大屏幕显示与照明应用领域，一般的LED大屏幕显示屏都是由许多LED显示模组连接构成，由一台中心计算机对所述LED大屏幕显示屏进行集中控制并传递数据，所述中心计算机即是主控设备，构成LED大屏幕显示屏的LED显示模组相当于从设备，所述LED显示模组的识别信息和各种配置参数存储在板上的串行总线存储器中，该数据需要由中心计算机读取，同时也需要中心计算机向各个LED显示模组上的串行总线存储器写入控制参数，因此，所述中心计算机需要与构成LED大屏幕显示屏的多个LED显示模组上的串行总线存储器串行连接，即构成串行总线传输系统，若采用传统的几种串行总线，则需要在每个LED显示模组上设定唯一的通信地址，需要增加地址设置电路，这样会提高成本，同时也降低了可靠性。而采用本发明的技术方案会实现真正的串行连接，而且每个LED显示模组在串行通信中的串联顺序自动成为该板的地址，所述中心计算机也可以识别每个LED显示模组的串联顺序。当然，本发明的技术方案并不限于LED大屏幕显示与照明应用领域。

图2是依据本发明一较佳实施例的一种串行总线通信从设备的结构示意图。如图2所示，所述从设备包括从设备控制器20、存储器21、串行处理逻辑电路22和串行总线接口23；所述从设备控制器20是所述从设备的控制中心，用于控制和协调从设备中个模块的正常工作；所述存储器21与所述从设备控制器20电连接，所述串行处理逻辑电路22分别与所述存储器21和所述串行总线接口23电连接；所述存储器21可以是PROM和/或ROM等非易失性存储器；所述串行总线接口23与其它的从设备上的串行总线接口实现首尾串行连接；所述串行处理逻辑电路22用于实现串行连接的逻辑状态控制，从而实现主控设备对多个从设备的串行连接与数据读写。所述存储器21和所述串行处理逻辑电路22以及串行总线接口23可以封装在单个集成电路芯片中，形成单芯片的串行总线存储器，这样可以降低芯片体积，也可以降低成本。

图3是依据本发明一较佳实施例的一种串行总线存储器的结构示意图。如图3所示，串行总线存储器30即是封装在一起的单芯片串行总线存储器，所述串行总线存储器30包括存储器35、串行处理逻辑电路34和串行总线接口33；所述串行处理逻辑电路34分别与所述存储器35和所述串行总线接口33电连接；所述串行处理逻辑电路34和所述存储器35从外部接收时钟信号36；所述串行总线接口33包括第一串行接口31和第二串行接口32；所述第一串行接口31和第二串行接口32只需要一根信号线，并且都是双向接口；在多个不同的从设备之间，后一个从设备的第一串行接口与前一个从设备的第二串行接口连接，构成串行连接总线。所述第一串行接口31和第二串行接口32接受所述串行处理逻辑电路34的控制实现左传功能和右传功能，更具体的说，所述串行处理逻辑电路34根据接收的控制命令实现左传功能和右传功能。即当所述串行处理逻辑电路34根据接收的“读命令”或“写命令”完成本地存储器的数据读写后即进入“服务状态”，即为串行总线上的下一个串行总线存储器建立“左传通道”或“右传通道”，实现主控设备与所述下一个串行总线存储器之间的数据和/或命令的传递。所述串行总线存储器在初始加电时自动进入空闲状态，等待接收控制命令，此时所述串行处理逻辑电路34对时钟信号36的计数清零；

所述串行处理逻辑电路34接收到串行激活命令后进入激活状态，等待接收读命令或写命令；或者直接接收读命令或写命令后进入激活和工作状态；

所述串行处理逻辑电路34接收到读命令后进入左传状态，开始从所述存储器35读出比特数据，所述第一串行接口31为双向接口，所述第二串行接口32为高电平，隔离与其串联的下一个串行总线存储器的连接，所述第一串行接口31输出读出的本地数据，在连续读出若干比特数据后进入右传状态(即服务状态)，所述第一串行接口31为输入接口，所述第二串行接口32为输出接口，所述第二串行接口32输出所述第一串行接口31的数据，即将控制命令或数据通过“右传通道”传递到下一个串行总线存储器；

所述串行处理逻辑电路34接收到写命令后开始向所述存储器35写入比特数据，在连续写入若干比特数据后进入右传状态(即服务状态)，所述第一串行接口31为输入接口，所述第二串行接口32为输出接口，所述第二串行接口32输出所述第一串行接口31的数据，即将控制命令或数据通过“右传通道”传递到下一个串行总线存储器。

所述串行处理逻辑电路34在完成了本地的读写数据任务后即进入服务状态，此时所述串行处理逻辑电路34监控传递到下一个串行总线存储器的控制命令类型，若是读命令，则进入左传状态，将下一个串行总线存储器读出的数据通过左传通道传递到主控设备；若是写命令，则保持右传状态，继续通过右传通道向下一个串行总线存储器传递要写入的数据。依次类推，当有多个串行总线存储器或包括串行总线存储器的从设备时，可以按照串联顺序识别每一个串行总线存储器或包括串行总线存储器的从设备，并完成数据的读写操作。

在本实施例中，所述串行处理逻辑电路34在工作的任何状态下只要累计接收到特定数量的时钟信号脉冲就进入空闲状态，例如在LED大屏幕显示与照明应用技术领域，可以设定计数值为“65536”即所述串行处理逻辑电路34在工作的任何状态下只要累计接收到65536个时钟信号脉冲就进入空闲状态。在其它应用领域可以根据需要设定不同的计数值；或者也可以通过接收命令进入空闲状态。

图4是依据本发明一较佳实施例的串行处理逻辑电路的逻辑状态控制示意图。如图4所示，所述串行处理逻辑电路接收的控制命令包括：激活命令：CMD_ACT、读命令：CMD_RD和写命令：CMD_WR。

所述串行处理逻辑电路控制实现以下逻辑状态：

1)IDLE(空闲状态)：第一串行接口为输入状态，第二串行接口为输出高电平，只等待第一串行接口的串行CMD_ACT命令；

2)ALIVE(激活状态)：第一串行接口为输入状态，第二串行接口为输出高电平，只等待第一串行接口的并行CMD_RD或CMD_WR命令；

3)READ(读出状态)：每1个时钟信号(CLK)输出1bit的数据，共输出128bit的数据；

4)WRITE(写入状态)：每1个时钟信号(CLK)写入1bit的数据，共写入128bit的数据；

5)RT(右传状态)：第一串行接口为输入状态，第二串行接口为输出状态，第一串行接口通过第二串行接口输出。

6)LT(左传状态)：第二串行接口为输入状态，第一串行接口为输出状态，第二串行接口通过第一串行接口输出。

即在空闲状态400接收到激活命令401时进入激活状态402，在激活状态402若接收到读命令403则进入到读出状态404，在读取128+8个时钟信号405对应的数据后进入右传状态406；若在激活状态402接收到写命令407则进入写状态408，在向存储器写入128+8个时钟信号409对应的数据后进入右传状态410。

图5是依据本发明一较佳实施例的串行处理逻辑电路的逻辑状态控制示意图。如图5所示，在处于右传状态500中，若接收到读命令501则进入左传状态502，在左传状态502读取128+8个时钟信号503对应的数据后继续进入右传状态500；在处于右传状态500中，若接收到写命令504则继续进入右传状态500。

图6是依据本发明一较佳实施例的串行处理逻辑电路的逻辑状态控制示意图。如图6所示，所述串行处理逻辑电路在任意状态600，只要接收到65536个时钟信号(CLK)601就直接进入空闲状态(IDLE)602。本图6所示的逻辑状态控制与图5和图4所示的逻辑状态控制接合在一起就构成了串行总线控制逻辑，即实现了主控设备与多个从设备按顺序串行连接，从设备本身不需要专门的地址设置电路，其串联顺序就可以作为该从设备的地址，同时，主控设备也可以识别每个从设备的串联顺序。

图7是依据本发明一较佳实施例的采用串行总线的通信系统架构示意图。如图7所示，所述通信系统包括至少一个主控设备和多个从设备，例如从设备1、从设备2、从设备3到从设备N等共N个从设备。所述主控设备的串行总线接口与从设备1的第一串行接口701连接；所述从设备1的第二串行接口702与从设备2的第一串行接口连接，依次类推，将所有N个从设备的串行接口串联起来形成串行总线，同时，主控设备为所有N个从设备提供时钟信号703。可以看出，实施本发明的技术方案，主控设备与多个从设备之间采用两根信号线就可以构成串行总线，主控设备可以通过所述串行总线与所述多个从设备进行通信，读写必要的数据与控制信息。

图8是依据本发明一较佳实施例的一种串行总线传输方法的的流程图。如图8所示，方法800开始于步骤802，所述串行总线系统包括主控设备和多个从设备，所述从设备包括从设备控制器和串行总线存储器，串行总线存储器包括存储器、串行处理逻辑电路和串行总线接口，所述串行总线接口包括第一串行接口和第二串行接口。

在步骤804，所述从设备的串行处理逻辑电路在任何状态下累计接收到特定数量的时钟信号时进入空闲状态，例如在LED大屏幕显示与照明应用技术领域，可以设定计数值为“65536”即所述串行处理逻辑电路在工作的任何状态下只要累计接收到65536个时钟信号脉冲就进入空闲状态。在其它应用领域可以根据需要设定不同的计数值；所述串行处理逻辑电路是通过来自主控设备的两根串行总线的时钟信号脉冲和控制命令来实现状态转换与控制。

在下一步骤806，所述串行处理逻辑电路接收到读命令后进入左传状态，开始从所述从设备的存储器读出比特数据，所述从设备的第一串行接口为输出接口，所述从设备的第二串行接口为高电平，所述第一串行接口输出读出的数据，在连续读出若干比特数据后(如：128+8个时钟信号)进入右传状态，所述第一串行接口为输入接口，所述第二串行接口为输出接口，所述第二串行接口输出所述第一串行接口的数据。

在下一步骤808，所述串行处理逻辑电路接收到写命令后开始向所述存储器写入比特数据，在连续写入若干比特数据后(如：128+8个时钟信号)进入右传状态，所述第一串行接口为输入接口，所述第二串行接口为输出接口，所述第二串行接口输出所述第一串行接口的数据。

在下一步骤810，所述串行处理逻辑电路完成本地存储器的读写操作后监控所述串行总线接口接收的控制命令并根据所述控制命令进入左传状态或右传状态。即所述串行处理逻辑电路在完成了本地的读写数据任务后即进入服务状态，此时所述串行处理逻辑电路监控传递到下一个串行总线存储器的控制命令类型，若是读命令，则进入左传状态，将下一个串行总线存储器读出的数据通过左传通道传递到主控设备；若是写命令，则保持右传状态，继续通过右传通道向下一个串行总线存储器传递要写入的数据。依次类推，当有多个串行总线存储器或包括串行总线存储器的从设备时，可以按照串联顺序识别每一个串行总线存储器或包括串行总线存储器的从设备，并完成数据的读写操作。

随后，方法800结束于步骤812。所述串行处理逻辑电路实现的逻辑状态控制接合在一起就构成了串行总线控制逻辑，即实现了主控设备与多个从设备按顺序串行连接，从设备本身不需要专门的地址设置电路，其串联顺序就可以作为该从设备的地址，同时，主控设备也可以识别每个从设备的串联顺序。

可以看出，通过实施本发明提供的一种串行总线存储器、串行总线传输系统及方法，主控设备与多个从设备之间采用两根信号线就可以构成串行总线，主控设备可以通过所述串行总线与所述多个从设备进行通信，读写必要的数据与控制信息。同时，也可以避免设置从设备的地址，可以判断多个从设备的串联顺序，且所述串联顺序自动成为该从设备的地址，从而降低了串行通信系统的成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种串行总线存储器，包括依次电连接的串行总线接口和存储器，其特征在于，还包括分别与所述串行总线接口和存储器电连接的串行处理逻辑电路，所述串行总线接口包括第一串行接口和第二串行接口，

所述串行处理逻辑电路用于首次接收到读命令后进入本地读状态，并开始从所述存储器读出比特数据，及用于首次接收到写命令后进入本地写状态，并开始从所述存储器写入比特数据；

所述串行处理逻辑电路还用于在完成了本地的读写数据任务后即进入服务状态，所述串行处理逻辑电路监控传递到下一个串行总线存储器的控制命令类型，若是读命令，则进入左传状态，将下一个串行总线存储器读出的数据通过左传通道传递到主控设备；若是写命令，则保持右传状态，继续通过右传通道向下一个串行总线存储器传递要写入的数据。

2.根据权利要求1所述的串行总线存储器，其特征在于，所述存储器为PROM或ROM存储器。

3.根据权利要求1所述的串行总线存储器，其特征在于，所述串行总线接口、存储器和串行处理逻辑电路封装在单个芯片中。

4.一种串行总线设备，包括从设备控制器，其特征在于，还包括如权利要求1所述的串行总线存储器。

5.一种串行总线传输系统，包括主控设备和多个从设备，其特征在于，所述从设备包括从设备控制器和串行总线存储器，所述串行总线存储器包括串行总线接口和存储器以及与所述串行总线接口和存储器电连接的串行处理逻辑电路，所述串行总线接口包括第一串行接口和第二串行接口；所述多个从设备的所述第一串行接口和第二串行接口彼此串行连接；

所述串行处理逻辑电路用于首次接收到读命令后进入本地读状态，并开始从所述存储器读出比特数据，及用于首次接收到写命令后进入本地写状态，并开始从所述存储器写入比特数据；

所述串行处理逻辑电路还用于在完成了本地的读写数据任务后即进入服务状态，所述串行处理逻辑电路监控传递到下一个串行总线存储器的控制命令类型，若是读命令，则进入左传状态，将下一个串行总线存储器读出的数据通过左传通道传递到主控设备；若是写命令，则保持右传状态，继续通过右传通道向下一个串行总线存储器传递要写入的数据。

6.根据权利要求5所述的串行总线传输系统，其特征在于，所述存储器为PROM或ROM存储器。

7.根据权利要求5所述的串行总线传输系统，其特征在于，所述串行总线接口、存储器和串行处理逻辑电路封装在单个芯片中。

8.一种串行总线传输方法，其特征在于，包括以下步骤：

A、从设备的串行处理逻辑电路首次接收到读命令后进入左传状态，开始从所述从设备的存储器读出比特数据；

B、所述串行处理逻辑电路接收到写命令后开始向所述存储器写入比特数据，在连续写入若干比特数据后进入右传状态；

C、所述从设备的串行处理逻辑电路在完成了本地的读写数据任务后即进入服务状态，所述串行处理逻辑电路监控传递到下一个串行总线存储器的控制命令类型，若是读命令，则进入左传状态，将下一个串行总线存储器读出的数据通过左传通道传递到主控设备；若是写命令，则保持右传状态，继续通过右传通道向下一个串行总线存储器传递要写入的数据。

9.根据权利要求8所述的串行总线传输方法，其特征在于，所述存储器为PROM或ROM存储器。