CN101436171A - 模块化通信控制系统 - Google Patents

Abstract

本发明提供了一种设置在主机与外部设备之间的模块化通信控制系统，该系统包括本地总线、双口存储器、软核处理器、分总线、四个串行通道电路；所述双口存储器通过本地总线与所述主机之间进行双向通信；所述软核处理器通过分总线读取双口存储器的信息，并通过四个串行通道电路向所述外部设备发出数据；所述软核处理器还通过四个串行通道电路读取外部设备传来的数据，并通过分总线存储入双口存储器。本发明使设计者根据需要可以在本地总线上放置多个本发明所述模块化通信控制系统，并以4的倍数扩展串行数据通道数。提高了使用一台主机控制多路串行通信通道的设计效率。

Description

模块化通信控制系统

技术领域

本发明涉及一种数据通信领域的控制系统，特别是一种设置在主机与外部设备之间的模块化通信控制系统。

背景技术

串行数据通信产品市场上品种较多，如：同、异步通信卡、POS终端机、Nportserver等，其主要功能都是实现串行数据通信，但这些用于商用系统的产品功能单一、用途单一，无扩充性。而目前信息系统对串行数据通信的要求较高，不同的使用场合使用要求也不同，有些信息系统不仅需要同、异步数据通信，而且需要处理各种通信规程、协议，所以一般商用产品难以满足这些信息系统的需求。而且，在存在多个外部设备的情况下，由于外部设备相对主机来说本身就是低速率的设备，而且不同的外部设备可能多种通信规程、协议，在传统的单主机—多外部设备的访问模式中，往往由于串行通信的限制，使主机资源大量浪费在对多个外部设备的等待过程中；而如果对每个外部设备单独使用一台主机，实际上增加了系统的成本，是不经济的。

发明内容

发明目的：本发明所要解决的技术问题是针对现有技术中主机——外部设备访问效率低的缺点，提供一种高效的模块化通信控制系统。

技术方案：本发明提供了一种设置在主机与外部设备之间的模块化通信控制系统，该系统包括本地总线、双口存储器、软核处理器、分总线、四个串行通道电路；

所述双口存储器通过本地总线与所述主机之间进行双向通信；

所述软核处理器通过分总线读取双口存储器的信息，并通过四个串行通道电路向所述外部设备发出数据；所述软核处理器还通过四个串行通道电路读取外部设备传来的数据，并通过分总线存储入双口存储器。

本发明中，优选地，所述本地总线包括地址线A[23:0]，数据线D[15:0]以及控制线；所述控制线包括BHE信号、RESET信号、WR信号、RD信号、READY信号和INT信号；其中，BHE信号表示高8位数据选择，低电平时高8位数据有效；RESET信号表示复位信号；WR信号表示写有效、RD信号表示读有效、READY信号表示数据准备状态、INT信号表示中断请求。

本发明中，优选地，所述分总线为Avalon总线。

本发明中，优选地，所述Avalon总线包括：地址线addr，数据线data，芯片选择信号cs_dpmem、cs_sca，读、写控制信号rd、wr，字节使能信号byte_ena，等待延迟信号wait。

本发明中，优选地，所述软核处理器通过在FPGA上内嵌NIOS构建软核处理器。

本发明中，优选地，所述串行通道电路接收到外部设备的信息后，将串行数据转成并行数据，采用DMA传送方式将接收的数据通过分总线存储在双口存储器中。

有益效果：本发明的优点是提供了一种模块化通信控制系统，使设计者根据需要可以在本地总线上放置多个本发明所述模块化通信控制系统，并以4的倍数扩展串行数据通道数。采用软核处理器，进行串行通信的链路层管理和各种通信规程、协议控制，并可以根据需要定制专用的软核处理器，从而提高处理器的工作效率。本发明的模块化通信控制系统对外接口简单，采用双口存储器作为与本地主机之间进行数据交互的缓冲区，使主机控制本发明的工作，只需设计简单的控制双口存储器读写时序。同时提供本地总线接口号，使设计者可以根据主机总线类型进行主机总线与本地总线的接口信号转换，提高了使用一台主机控制多路串行通信通道的设计效率。

附图说明

下面结合附图和具体实施方式对本发明做更进一步的具体说明。

图1为本发明所述系统总体模块图。

图2为本发明中本地总线信号示意图。

图3为本发明中Avalon总线及总线仲裁信号示意图。

图4为采用本发明设计串行通道设备实施例的组成图。

具体实施方式

本发明提供了一种设置在主机与外部设备之间的模块化通信控制系统，该系统包括本地总线、双口存储器、软核处理器、分总线、四个串行通道电路；所述双口存储器通过本地总线与所述主机之间进行双向通信；所述软核处理器通过分总线读取双口存储器的信息，并通过四个串行通道电路向所述外部设备发出数据；所述软核处理器还通过四个串行通道电路读取外部设备传来的数据，并通过分总线存储入双口存储器。所述本地总线包括地址线A[23:0]，数据线D[15:0]，控制线BHE、RESET、WR、RD、READY、INT；其中，BHE表示高8位数据选择，低电平时高8位数据有效；RESET表示复位信号；WR表示写有效、RD表示读有效、READY表示数据准备状态、INT表示中断请求。所述分总线为Avalon总线，所述Avalon总线包括：地址线addr，数据线data，芯片选择信号cs_dpmem、cs_sca，读、写控制信号rd、wr，字节使能信号byte_ena，等待延迟信号wait。所述软核处理器通过在FPGA上内嵌NIOS构建软核处理器。所述串行通道电路接收到外部设备的信息后，将串行数据转成并行数据，采用DMA传送方式将接收的数据通过分总线存储在双口存储器中

更具体地说，本发明的总体构架如图1所示，图中的各部分电路的具体实施方式为：

a)本地总线

本地总线1的信号按图2定义的信号要求进行设计。当主机对双口存储器3进行写操作时，主机送出地址线A[23:0]、BHE(其中高位地址线用于进行芯片译码，根据双口存储器3的容量用来进行芯片译码)、数据线D[15:0]和写信号WR，将D[15:0]的数据写入对应的存储器中，当主机对双口存储器3进行读操作时，主机送出地址线A[23:0]、BHE和读信号RD，通过数据线D[15:0]从对应的存储器中将数据取走。在主机对双口存储器3进行读写时，如果READY为低电平，主机将等待，直到READY为高电平才能结束本次读写操作。

b)软核处理器

在FPGA(EP2C8Q208C8)上内嵌NIOS构建软核处理器2，软核处理器2的系统时钟为100M。

软核处理器2通过分总线4可以对双口存储器3和串行通道电路5、6、7、8进行读、写操作，步骤为：当软核处理器2对双口存储器3进行写操作时，软核处理器2送出地址addr[16:0]，片选信号cs_dpmem，高低字节使能信号byte_ena[1:0]、数据线data[15:0]和写信号wr，将data[15:0]的数据写入双口存储器3中，当软核处理器2对双口存储器3进行读操作时，软核处理器2送出地址addr[16:0]，片选信号cs_dpmem，高低字节使能信号byte_ena[1:0]和读信号rd，通过数据线data[15:0]从双口存储器3中将数据取走。在软核处理器2对双口存储器3进行读写时，如果wait为低电平，软核处理器2将等待，直到wait为高电平才能结束本次读写操作。软核处理器对串行通道电路5、6、7、8的读、写步骤也同上。

c)双口存储器

双口存储器3采用双口储存器CY7C028或IDT7028，存储空间为128K字节。双口存储器3的设计用户可以根据自己的需求选择合适存储空间的双口存储器。

d)分总线

分总线4为Avalon总线，Avalon总线是一种可配置的总线结构，它可以随着用户的不同互联需求而改变。Avalon总线能够与片上的用户自定义逻辑更好地集成，避免了复杂的时序，Avalon总线的特点请参考相关资料。

根据Avalon总线的特点，本发明设计了分总线4，如图3，其信号根据本发明的需求灵活设计，设计了地址线addr[16:0]，数据线data[15:0]，芯片选择信号cs_dpmem、cs_sca[1，0]，读、写控制信号rd[2:0]、wr[2:0]，字节使能信号byte_ena[1:0]，等待延迟信号wait[2:0]。

值得注意的是Avalon总线可为连接到总线上的外设提供地址译码，地址译码逻辑为每个外设产生片选信号，可简化外设的设计，外设不必各自对地址线进行译码来产生片选信号，所以本发明在分总线4上设计了芯片选择信号cs_dpmem、cs_sca[1，0]。由于本发明的串行通信电路采用DMA传送方式，分总线4与串行通信电路的总线信号之间设计了总线仲裁9。一般设计者要根据自己的需求设计分总线4，图3中的分总线4信号可作为参考设计之用。

e)串行通道电路

本发明管理4个串行数据通道，每个串行数据通道根据配置参数，可以设置为不同的通信方式、通信规程、通信速率。串行通道电路5、6、7、8采用2块HD64570芯片，利用HD64570芯片为发送和接收提供一个四通道的直接存储器访问控制器(DMA)功能，使串行通道电路5、6、7、8和存储器之间可以进行快速数据传送。采用可编程器件自行设计专用串行通信电路也是一种非常好的方法，如采用FPGA、CPLD可编程器件都可以根据自己的需求来设计专用的串行通信电路，这样电路设计更简单、实用。

f)与主机之间通过双口储存器3进行数据交换

本发明的主要设计思想，是希望简化主机对本发明的访问，所以采用了双口储存器3作为主机与本发明之间数据交换、命令控制的媒介。这里的主机是泛指可对串行通信数据进行进一步处理的PC机、嵌入式处理器、ARM处理器或其它CPU，但要求主机能提供通过本地总线1访问双口储存器3的信号，如图2，即主机需将其它总线转换为本地总线1。

g)可以根据串行通道设备的通道数，选择使用本发明的数量

本发明管理4路串行数据通信通道的工作，根据需要在一个设备中可以使用多个本发明模块，以4的倍数扩展串行数据通道数来满足不同的应用需求。例如如果需要设计4路串行数据通信通道设备，使用1个本发明模块；需要设计8路串行数据通信通道设备，可使用2个本发明模块；需要设计12路串行数据通信通道设备，则使用3个本发明模块；以此类推，使用本发明可以设计很多不同的设备。

本发明工作时，首先由主机对本发明进行初始化，主机通过控制本地总线1，将初始化命令(包括配置串行通道的工作方式、协议、规程、速度等参数)填入双口存储器3中，软核处理器2通过分总线4从双口存储器3将初始化命令取出，并按初始化命令对串行通道电路进行初始化，完成后软核处理器2通知主机可以工作。主机需要发送数据时，将需发送的数据以数据帧形式通过本地总线1填入双口存储器3中，并填发送命令，软核处理器2得到发送命令后，将发送数据进行链路层封装后，通知串行通道电路5、6、7、8有数据发送，串行通道电路5、6、7、8采用DMA传送方式通过分总线4将数据从双口存储器3中读出，将并行数据转成串行数据发送出去。当串行通道电路5、6、7、8接收到外面的数据后，将串行数据转成并行数据，也采用DMA传送方式将接收的数据通过分总线4放在双口存储器3中，软核处理器2对接收的数据进行链路层解释，将接收数据以数据帧形式存储在存储器3中后，以中断方式通知主机已接收到了数据，主机通过本地总线1将数据从双口存储器3取走。

更具体地说，本发明的本地总线1信号如图2。其中地址线A[23:0]，数据线D[15:0]，控制线BHE、RESET、WR、RD、READY、INT。

本地总线1的信号定义如下：

A[23:0]：地址线，主机访问本发明(如双口存储器3)送出的地址线，其中A0用于低8位数据选择，低电平时低8位数据有效。

信号方向：主机

本系统。

BHE：高8位数据选择，低电平时高8位数据有效。

信号方向：主机

本系统。

D[15：0]：数据线，主机对双口存储器3进行读、写操作时的数据线。

信号方向：主机

本系统。

WR：写有效，主机对双口存储器3进行写操作时的控制信号，低电平有效。

信号方向：主机

本系统。

RD：读有效，主机对双口存储器3进行读操作时的控制信号，

低电平有效。

信号方向：主机

本系统。

RESET：复位信号，主机总清本系统时送出的信号，低电平有效。

信号方向：主机

本系统。

READY：数据准备好，该信号为低时，表示本系统数据未准备好，要求主机插入等待周期，直到READY送出高电平，告知数据已准备好。

信号方向：主机

本系统。

INT：中断请求，该信号为低时，表示有中断请求。

信号方向：主机

本系统。

更具体地说，本系统的分总线4(Avalon总线)信号及内部总线仲裁信号关系如图3。

分总线4的地址线addr[16:0]，数据线data[15:0]，片选线cs_dpmem、cs_sca[1，0]，控制线rd[2:0]、wr[2:0]、byte_ena[1:0]、wait[2:0]。

分总线4的信号定义如下：

addr[16:0]：_地址线，软核处理器2访问外部设备(如双口存储器3)的地址线。

信号方向：软核处理器2

外部设备。

data[15:0]：数据线，软核处理器2访问外部设备(如双口存储器3)的数据线。

信号方向：软核处理器2外部设备。

wr[2:0]：写有效，软核处理器2对外部设备进行写操作时的控制信号，低电平有效。

信号方向：软核处理器2

外部设备。

rd[2:0]：读有效，软核处理器2对外部设备进行读操作时的控制信号，低电平有效。

信号方向：软核处理器2

外部设备。

cs_dpmem：双口存储器3的芯片选择信号，低电平有效。

信号方向：软核处理器2

外部设备。

cs_sca[1，0]：串行通道电路5、6、7、8的芯片选择信号，低电平有效。

信号方向：软核处理器2

外部设备。

byte_ena[1:0]：字节使能信号，低电平有效，byte_ena1＝0时高8位数据有效，byte_ena0＝0时低8位数据有效。

信号方向：软核处理器2

外部设备。

wait[2:0]：等待延时信号，低电平有效。

信号方向：软核处理器2

外部设备。

更具体地说，如图4所示采用本发明设计的8路串行通信设备的组成示意图，图中采用了两组本发明组建8路串行通信设备。主机为嵌入式处理器模块，采用PCI总线控制器PLX9052将嵌入式处理器模块的PCI总线转换为本地总线1，双口存储器为128K容量，在FPGA上内嵌NIOS构建软核处理器和Avalon总线，软核处理器控制通用串行通信芯片HD64570进行数据的发送和接收，HD64570通过DMA传送方式传送发送数据和接收数据，当主机将发送数据写入双口存储器，填入发送命令后，HD64570通过DMA传送方式将要发送的数据从双口存储器读出并从串行通信通道发送出去。当HD64570接收到串行通信通道的数据后，也通过DMA传送方式将接收的数据写入双口存储器，软核处理器在一帧数据接收结束，完成数据通信的链路层解释后，以中断方式通知主机把数据取走。

本发明发送、接收的串行通信数据以数据帧形式存入存储器，主机通过简单的存储器操作，将发送数据写入存储器或将接收数据从存储器读出，逻辑设计简单。根据需要还可以在本地总线上放置多个通道控制单元，以4的倍数来扩展串行数据通道数。

本发明采用软核处理器2，进行串行通信的链路层管理和各种通信规程、协议控制。相对于以往使用的专用处理器，软核处理器2具有以下优势：可以根据需要定制专用的软核处理器，从而提高处理器的工作效率；利用Altera的工具软件可以在没有硬件的情况下进行功能仿真，在设计初期可以验证部分功能，提高产品开发效率；升级简单，对原电路板没有影响。

本发明提供了一种模块化通信控制系统的思路及方法，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部份均可用现有技术加以实现。

Claims (6)

1、一种设置在主机与外部设备之间的模块化通信控制系统，其特征在于，该系统包括本地总线、双口存储器、软核处理器、分总线、四个串行通道电路；

所述双口存储器通过本地总线与所述主机之间进行双向通信；

所述软核处理器通过分总线读取双口存储器的信息，并通过四个串行通道电路向所述外部设备发出数据；所述软核处理器还通过四个串行通道电路读取外部设备传来的数据，并通过分总线存储入双口存储器。

2、根据权利要求1所述的模块化通信控制系统，其特征在于，所述本地总线包括地址线A[23:0]，数据线D[15:0]以及控制线；所述控制线包括BHE信号、RESET信号、WR信号、RD信号、READY信号和INT信号；其中，BHE信号表示高8位数据选择，低电平时高8位数据有效；RESET信号表示复位信号；WR信号表示写有效、RD信号表示读有效、READY信号表示数据准备状态、INT信号表示中断请求。

3、根据权利要求1所述的模块化通信控制系统，其特征在于，所述分总线为Avalon总线。

4、根据权利要求3所述的模块化通信控制系统，其特征在于，所述Avalon总线包括：地址线addr，数据线data，芯片选择信号cs_dpmem、cs_sca，读、写控制信号rd、wr，字节使能信号byte_ena，等待延迟信号wait。

5、根据权利要求1所述的模块化通信控制系统，其特征在于，所述软核处理器通过在FPGA上内嵌NIOS构建软核处理器。

6、根据权利要求1所述的模块化通信控制系统，其特征在于，所述串行通道电路接收到外部设备的信息后，将串行数据转成并行数据，采用DMA传送方式将接收的数据通过分总线存储在双口存储器中。

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